数电知识查漏补缺
一 数电基础知识1 数制和码制1.2.2 真值表1.3.1 进制转换1.3.2 二进制 十进制1.3.3 原码 反码 补码1.4.2 BCD码1.4.3 可靠性代码2 基本逻辑运算与常用复合逻辑2.2 基本逻辑运算2.3.4 异或 同或3 逻辑代数基础3.2.3 逻辑函数化简公式3.2.4 摩根定律3.2.5 逻辑运算的优先级3.4 逻辑函数的5类基本形式4 逻辑门电路4.1 概述4.2分立元件门路4.3 TTL集成逻辑门4.4 集电极开路门（OC门）和TTL三态门二 组合逻辑电路5 逻辑函数的表示及化简5.1 概述5.2 公式法化简5.3 图形法化简6 组合逻辑电路6.2 加法器6.2.1 半加器6.2.2 全加器多位全加器串行进位加法器超前进位加法器6.3 数值比较器6.4 编码器8-3优先编码器6.5 译码器6.6 数据选择器6.7 竞争与冒险竞争冒险的消除三 时序逻辑电路7 触发器7.1 基本RS触发器(置0置1触发器)7.1.1 与非门构成的基本RS触发器7.1.2 或非门构成的基本RS触发器7.2 同步触发器7.2.1 同步RS触发器7.2.2 同步D触发器7.2.3 同步JK触发器7.2.4 同步T触发器7.3 主从触发器和边沿触发器7.3.1 主从触发器7.3.2 边沿触发器7.4 其他特点8 时序逻辑电路8.1 时序逻辑电路的分析与设计8.2 计数器8.2.1 三位二进制加法计数器8.2.2 三位可逆计数器8.3计数器的应用8.3.1 大模数计数器实现小模数计数器8.3.2 小模数计数器实现大模数计数器8.4 寄存器和移位寄存器视频看的B站 杨聪锟老师的 讲的很透彻。B站链接
一 数电基础知识
1 数制和码制
1.2.2 真值表
真值表：真值表是想出来的，不是算出来的。个人理解就是说，应当尽量的使用逻辑思维去思考，而不是简单的计算得出结果。
1.3.1 进制转换
进制转换就不说了，C语言或者其他的计算机基础里都已经讲过，不懂得可以百度，多写几题就会了。
1.3.2 二进制 十进制
重点是要理解：二进制，八进制，十六进制本质上是一种数制，而十进制与后面要讲的BCD码同属于十进制。
1.3.3 原码 反码 补码
正数符号位为0；负数符号位为1；
正数的 原码 反码 补码 一样；
负数的 原码就是符号位加上值的绝对值；反码就是除了符号位取反；补码就是反码的数值加一；
1.4.2 BCD码
用4位二进制数来表示十进制的0 ~ 9，4位二进制数有16个，0~9只有十个数，所以表示的方式不唯一；
常见的有8421码，余三码，2421码，5421码，格雷码；
8421码：就是传统的权值码，高位到低位权值分别是8421；余三码：在8421码的基础上加三；2421码：权值码，可看出0~9在由其表示时，表示方法不唯一；5421码：权值码，在表示6以及5时不唯一，不过人为的规定了，什么是5和6；格雷码：相邻两个码元之间，包括首尾两个码元，仅有一位不一样，这样可以降低信号在传输途中的过渡噪声的产生；
1.4.3 可靠性代码
奇偶校验码：奇偶校验的内容是信息中1的个数，在加上相应的奇偶校验位之后，使其中的1的个数变成奇数或者偶数；
奇偶校验其实常用异或 同或来实现，后面再讲；
缺陷：只能检查出一位错误，若是由多位错误很难检查出错误；
2 基本逻辑运算与常用复合逻辑
2.2 基本逻辑运算
记住与或非的逻辑符号
2.3.4 异或 同或
记住其表达式以及逻辑符号：
n输入异或，输入中有奇数个1，输出为1；偶数个1，输出为0；
n输入同或，n为奇数时，和异或功能相同，n为偶数时，功能相反；具体如何功能相反就是互为非关系；
其实我自己也忘了啥叫互为非关系，但是这不重要可以枚举算出来。
3 逻辑代数基础
3.2.3 逻辑函数化简公式
这一章节设计到很多逻辑化简的公式，需要在理解后多加练习，否则到后面的第五章涉及到卡诺图化简还是会遇到困难。
吸收定律1：AB+ABˉ=AAB+A\bar{B} =A AB+ABˉ=A吸收定律2：A+AB=AA+AB =A A+AB=A吸收定律3： A+AˉB=A+BA+\bar{A}B =A + B A+AˉB=A+B多余项定律：AB+AˉC+BC=AB+AˉCAB +\bar{A}C +BC = AB +\bar{A}C AB+AˉC+BC=AB+AˉC
我自己是这么记的，首先分为单因子还是多因子，先看单因子，
如果另一个多因子中含有这个单因子，消去多因子；
如果另一个多因子中含有这个单因子的非，则消去非；
再看多因子，
如果两个多因子，同时含有一个单因子和他的非，且另一个因子相同，消去该单因子，只剩相同因子；
如果两个多个多因子，同时含有一个单因子和他的非，则消去由其余因子组成的项；
理解是这么理解，写两道题就明白了，唯手熟而!
3.2.4 摩根定律
就是求反函数的例题，做几道就会了。
3.2.5 逻辑运算的优先级
只要记住与运算在异或、同或之前就行了。
3.4 逻辑函数的5类基本形式
基本面试不会考，其实就是记忆型的知识，记住然后去算就可以了。
基本是最简与或式，其他都是在最简与或式的基础上进行变化；
10. 与非-与非式：与或式两次取反后展开下面一层；
11. 与或非式：先求反函数的与或式，再取反；
12. 或与:与或非的基础上展开两层；
13. 或非或非：或与两次取反，展开一层；
4 逻辑门电路
4.1 概述
数字集成电路：
14. TTL：TTL晶体管 功耗较大
15. CMOS：功耗较低 主流
4.2分立元件门路
正/负逻辑：都是1威震，0为假，区别在于用哪个来表示高低电平。一般都是正逻辑。
高低电平：我们所说的高低电平一般都是指一段电压范围，而不是具体的数值。
逻辑摆幅：定义的高电平和低电平之间的电压差值，越大高低电平的区别越明显，越可靠。
二极管：当正向电压大于0.7V时导通，小于0.5V时截止，反向截止。
晶体管：集成电路常用多为NPN型晶体管，
晶体管导通放大：发射极正偏，集电极反偏，导通放大，且发射极电压为0.7V；晶体管饱和导通：发射极正偏，集电极正偏，饱和导通，且集电极，发射极之间压降为0.3V晶体管截止：发射极反偏。
4.3 TTL集成逻辑门
开门状态：输出低电平；关门状态：输出高电平；
传输延迟时间：输出信号波形滞后与输入信号波形的时间。
噪声容限：输入端允许的电压波动。
4.4 集电极开路门（OC门）和TTL三态门
OC门特点：输出部分开路，接入电阻。
三态门：在普通TTL逻辑门上添加控制信号和控制电路。
二 组合逻辑电路
5 逻辑函数的表示及化简
5.1 概述
描述组合逻辑的工具：真值表，公式，卡诺图，逻辑电路图，波形图。
化简方法：公式法以及卡诺图法。
5.2 公式法化简
第一步：利用化简公式，化简成最简与或式；第二步：标准化变形，转换成其他形式（与非式，或与式等）；这一部分多写题目。
5.3 图形法化简
我个人的方法一般是通过卡诺图得到最简与或式，其他通过标准变形来得到。
具有约束关系的卡诺图化简
画圈的时候可以将约束项直接当做一来处理。
画波形图时要用逻辑思维，而不是单纯的数学代换。
6 组合逻辑电路
6.2 加法器
6.2.1 半加器
半加器是指，只有和与输出进位的加法器，具体见真值表：
S=A+B;Co=ABS=A+B;Co=AB S=A+B;Co=AB
6.2.2 全加器
全加器既有输入进位，也有输出进位；具体同样见真值表：
S=A∧B∧CiS=A^{\wedge} \mathrm{B}^{\wedge} \mathrm{Ci}S=A∧B∧Ci
Co=(A∧B)Ci+ABCo= (A^{\wedge} \mathrm{B})Ci+ABCo=(A∧B)Ci+AB
多位全加器
串行进位加法器
逐个串联前一级的输出进位是后一级的输入，串行进位的速度受加法的位数影响较大，位数较大时，速度慢，后一级必须等待前一级算完才会运算。
超前进位加法器
很简单就是只保留Ci AB这有限的未知量，直接全部带入到公式之中去，其实就相当于电路进行并行的工作，但是电路结构复杂化，是一种利用面积来换速度的方法。
6.3 数值比较器
6.4 编码器
8-3优先编码器
6.5 译码器
概念以及级联拓展的方法比较简单，比较重要的还是用二进制译码器来表示任意逻辑函数。
因为三输入的二进制译码器的输出刚好是m0到m7的最小项，是三输入逻辑函数的全排列，可以表示任何三输入的逻辑函数。
这里需要注意的是74LS138输出的是地有效信号，对应的是最小项的反函数，所以需要采用两层非号，展开一层变成与非形式。
6.6 数据选择器
数据选择器扩展的方法:
先片选，再片内选：将芯片的控制端反向共接，作为最高位输入；
先片内选，再片选：如下图
6.7 竞争与冒险
竞争:某个逻辑输入，有两条以上路径达到输出端，而每条路径上的延迟时间不同，这种输入变量就称为具有竞争能力的变量。
冒险：如果具有竞争能力的变量状态改变时，输出端产生了不应有的脉冲，就说产生了冒险现象。
冒险可以分为两种：
F=A∗A‾;F=A+A‾F = A*\overline{A};F=A+\overline{A}F=A∗A;F=A+A
竞争的判别：
根据逻辑表达式或电路图，分析有没有哪个变量存在多条路径到达输出端；根据逻辑表达式分析有没有输入变量同时以原变量，反变量同时存在；
竞争冒险的消除
增加控制选通信号：在输出端增加控制选通信号，当电路（确保选通时间大于传输延迟时间）稳定时（可以理解为输入变量不载发生变化）再输出； 这样也导致了输出信号的宽度和选通信号的宽度保持一致；输出端接入滤波电容： 利用电容的充放电滤波作用削弱脉冲。使其小于逻辑电路的阈值电平，从而避免逻辑错误的发生；修改逻辑设计，增加冗余项:消除原变量 反变量的同时存在；三 时序逻辑电路
7 触发器
Mealy型时序逻辑电路：输出由输入和现态共同决定；
Moore型时序逻辑电路：输出只和现态有关；
由此衍生出Mealy型状态机和Moore型状态机，其原理就是以上原理。
7.1 基本RS触发器(置0置1触发器)
7.1.1 与非门构成的基本RS触发器
由两个与非门构成的基本RS触发器:
Sd‾\overline{Sd}Sd和Rd‾\overline{Rd}Rd低电平有效，其实就是Set和Reset信号，Set置1，Q输出1，Q‾\overline{Q}Q输出0；Reset置0，Q输出0，Q‾\overline{Q}Q输出1；
特征方程：
{Qn+1=Sd+RˉdQnRdSd=0约束条件\left\{\begin{array}{l} Q^{n+1}=S_{\mathrm{d}}+\bar{R}_{\mathrm{d}} Q^{n} \\ R_{\mathrm{d}} S_{\mathrm{d}}=\mathbf{0} \text { 约束条件 } \end{array}\right. {Qn+1=Sd+RˉdQnRdSd=0约束条件
7.1.2 或非门构成的基本RS触发器
和上面的与非门原理相同，只不过输入改为高有效，与非门改为或非门，不再赘述。需要注意的是他们的特征方程是一样的，区别在于输入的有效方式。
7.2 同步触发器
7.2.1 同步RS触发器
由于基本机构触发器，输入信号的抗干扰能力不强，容易输出逻辑产生混乱，所以产生了同步触发器等多种改进的触发器。
同步触发器在基本结构的触发器上增加了CLK时钟信号。
不看内部结构的情况下，其功能就是在或非结构的基本RS触发器上怎加了一个高有效的clk信号，clk为低电平时，输出保持不变。
而其具体的结构是在与非结构的基本RS触发器的输入端分别接入了一个与非门，CLK为高电平时G3,G4就等效为S‾\overline{S}S和R‾\overline{R}R；而与非结构的基本RS触发器是低有效，在经过两个反相器后变成了高有效。
7.2.2 同步D触发器
在同步RS触发器的基础上将S和R反向共接变成输入D，
6. D=1时，S=1，R=0，置1；
7. D=0时，S=0，R=1，置0；
当然，上面的输出都是在CLK为高电平时，CLK为低电平时，输出保持不变。
7.2.3 同步JK触发器
特征方程：
Qn+1=JQˉn+KˉQnQ^{n+1}=J \bar{Q}^{n}+\bar{K} Q^{n} Qn+1=JQˉn+KˉQn
在同步RS触发器的基础上将禁止的同时为高电平的输入，变成了翻转。
7.2.4 同步T触发器
就是在同步JK触发器的基础上，将JK共接为输入T，
8. T=0, J=K=0，状态保持；
9. T=1,J=K=1，状态翻转；
Qn+1=JQˉn+KˉQn=TQˉn+TˉQn=T⊕QnQ^{n+1}=J \bar{Q}^{n}+\bar{K} Q^{n}=T \bar{Q}^{n}+\bar{T} Q^{n}=T \oplus Q^{n} Qn+1=JQˉn+KˉQn=TQˉn+TˉQn=T⊕Qn
7.3 主从触发器和边沿触发器
7.3.1 主从触发器
同步触发器的空翻现象：即同步触发器在时钟CLK有效期间，输入激励信号不稳定多次变化，则触发器的状态也会产生多次变化，通俗的讲就是在时钟有效时，输入端的干扰仍然存在。
将两级同步触发器“串联”起来，主触发器时钟信号经过一个非门输入到从触发器。时钟高电平时，主触发器工作，但因为非门的原因此时从触发器不工作，当时钟变为低电平时，从触发器工作。
7.3.2 边沿触发器
主从触发器的一次变换问题：主触发器在输入信号发生一次状态变换后，状态就会一直保持不变，即使输入发生变化。
7.4 其他特点
直接置位端、直接复位端：优先于时钟和输入信号。
多输入激励：输入不是单纯的一位信号，可能是前级的输出。
8 时序逻辑电路
8.1 时序逻辑电路的分析与设计
主要分为同步时序电路和异步时序电路；分析方法不同。
概念简单，多做例题。
8.2 计数器
分类：
10. 进制分类：二进制，十进制，N进制；几个状态循环就是几进制；
11. 计数增减：加法计数器，减法计数器，可逆计数器；
12. 时钟脉冲方式：同步计数，异步计数；
8.2.1 三位二进制加法计数器
Step1:状态转换图
Step2:逻辑表达式
{Q2n+1=Qˉ2nQ1nQ0n+Q2nQˉ1n+Q2nQˉ0nQ1n+1=Qˉ1nQ0n+Q1nQˉ0nQ0n+1=Qˉ0nC=Q2nQ1nQ0n\left\{\begin{array}{l} Q_{2}^{n+1}=\bar{Q}_{2}^{n} Q_{1}^{n} Q_{0}^{n}+Q_{2}^{n} \bar{Q}_{1}^{n}+Q_{2}^{n} \bar{Q}_{0}^{n} \\ Q_{1}^{n+1}=\bar{Q}_{1}^{n} Q_{0}^{n}+Q_{1}^{n} \bar{Q}_{0}^{n} \\ Q_{0}^{n+1}=\bar{Q}_{0}^{n} \\ C=Q_{2}^{n} Q_{1}^{n} Q_{0}^{n} \end{array}\right. ⎩⎪⎪⎨⎪⎪⎧Q2n+1=Qˉ2nQ1nQ0n+Q2nQˉ1n+Q2nQˉ0nQ1n+1=Qˉ1nQ0n+Q1nQˉ0nQ0n+1=Qˉ0nC=Q2nQ1nQ0n
Step3:代入得到激励方程
JK触发器的特征方程如下
Qn+1=JQˉn+KˉQnQ^{n+1}=J \bar{Q}^{n}+\bar{K} Q^{n} Qn+1=JQˉn+KˉQn
带入可得
{J2=Q1nQ0n,K2=Q1nQ0nJ1=Q0n,K1=Q0nJ0=1,K0=1\left\{\begin{array}{l} J_{2}=Q_{1}^{n} Q_{0}^{n}, \quad K_{2}=Q_{1}^{n} Q_{0}^{n} \\ J_{1}=Q_{0}^{n}, \quad K_{1}=Q_{0}^{n} \\ J_{0}=\mathbf{1}, \quad K_{0}=\mathbf{1} \end{array}\right. ⎩⎨⎧J2=Q1nQ0n,K2=Q1nQ0nJ1=Q0n,K1=Q0nJ0=1,K0=1
Step4:逻辑电路图
Step5:自启动能力
就是看电路中未用到的无效状态是否形成了循环。
三位减法计数器同理
8.2.2 三位可逆计数器
可逆计数器的实现方式是在综合了加法计数器和减法计数器的结果上，增加一个加减控制信号；
{J2=K2=Uˉ/D‾⋅Q1nQ0n+Uˉ/D⋅Qˉ1nQˉ0nJ1=K1=Uˉ/D‾⋅Q0n+Uˉ/D⋅Qˉ0nJ0=K0=1C/B=Uˉ/D‾⋅Q2nQ1nQ0n+Uˉ/D⋅Qˉ2nQˉ1nQˉ0n\left\{\begin{array}{l} J_{2}=K_{2}=\overline{\bar{U} / D} \cdot Q_{1}^{n} Q_{0}^{n}+\bar{U} / D \cdot \bar{Q}_{1}^{n} \bar{Q}_{0}^{n} \\ J_{1}=K_{1}=\overline{\bar{U} / D} \cdot Q_{0}^{n}+\bar{U} / D \cdot \bar{Q}_{0}^{n} \\ J_{0}=K_{0}=\mathbf{1} \\ C / B=\overline{\bar{U} / D} \cdot Q_{2}^{n} Q_{1}^{n} Q_{0}^{n}+\bar{U} / D \cdot \bar{Q}_{2}^{n} \bar{Q}_{1}^{n} \bar{Q}_{0}^{n} \end{array}\right. ⎩⎪⎪⎪⎨⎪⎪⎪⎧J2=K2=Uˉ/D⋅Q1nQ0n+Uˉ/D⋅Qˉ1nQˉ0nJ1=K1=Uˉ/D⋅Q0n+Uˉ/D⋅Qˉ0nJ0=K0=1C/B=Uˉ/D⋅Q2nQ1nQ0n+Uˉ/D⋅Qˉ2nQˉ1nQˉ0n
8.3计数器的应用
8.3.1 大模数计数器实现小模数计数器
同步清零法：从0000位开始计数到进位（循环的终点处）时，强制清零回到开始的0000；异步清零法
从0000位开始计数到进位（循环的终点处）的下一位时，强制清零回到开始的0000；同步置数法
置数法时自己选择循环的起点，同样是在循环的终点进行置数；异步置数法
置数法时自己选择循环的起点，在循环的终点的下一个状态进行置数；
8.3.2 小模数计数器实现大模数计数器
核心思想就是多片扩展，利用低位片循环一周高位计数一次的原理来实现，注意同步异步方式即可。
8.4 寄存器和移位寄存器
其实寄存器的功能就是存储点了状态，而我们前面说到的触发器就是可以存储电路状态的，所以一般的寄存器的组成也就是由多个D触发器或者是JK触发器构成；移位寄存器的不仅可以存储电路的状态还可以在时钟脉冲的控制下实现移位的功能，只能由边沿触发器构成，这两者还都可以实现数据的串/并行转换。
