本申请要求于9月13日在韩国知识产权局提交的韩国专利申请No.10--0117232的优先权，其公开内容以引用的方式合并于此。
技术领域
本发明构思涉及对多个存储器装置执行训练操作的存储器系统，更特别地，涉及支持对多个存储器装置进行训练操作的缓冲器装置以及各自都包括该缓冲器装置的存储器模块和存储器系统。
背景技术：
由于存储器技术的发展，用于写入和读取大量数据的存储器系统一直处于开发中。在该情况下，多个存储器装置连接至包括在存储器系统中的存储器控制器，以便控制包括写入操作和读取操作的存储操作。然而，在多个存储器装置连接至一个存储器控制器的结构中，存储器控制器具有高的输出阻抗，因此，从存储器控制器输出的信号不足以到达多个存储器装置。
在这样的存储器系统中，缓冲器装置可以连接在存储器控制器和多个存储器装置之间。缓冲器装置可以驱动从存储器控制器接收的信号并将该经驱动的信号以足够的信号强度发送至存储器装置。
存储器控制器在上电之后对存储器装置执行训练操作，以补偿经由数据DQ线发送的数据信号(或DQ信号)和经由数据选通DQS线发送的数据选通信号(或DQS信号)中的至少一个的时序，以建立最佳校准条件并控制存储操作。
以这种方式，已经进行研究以提供一种包括缓冲器装置的存储器系统，在该存储器系统中可以对多个存储器装置有效地执行训练操作。
技术实现要素：
本发明构思的实施例提供一种存储器模块以及包括该存储器模块的存储器系统，在该存储器模块中可以使用缓冲器装置对多个存储器装置有效地执行训练操作。
根据本发明构思的实施例，提供一种存储器系统，包括：存储器模块，其包括多个存储器装置；存储器控制器，其构造为控制对多个存储器装置的存储操作；以及缓冲器装置，其连接在存储器装置和存储器控制器之间，所述缓冲器装置包括构造为对多个存储器装置执行训练操作的训练块；其中，所述存储器控制器构造为控制所述训练块来执行所述训练操作。
根据本发明构思的实施例，提供一种存储器系统，包括：存储器控制器，其构造为控制对多个存储器装置的存储操作；以及存储器模块，其包括多个存储器装置以及连接在所述多个存储器装置和存储器控制器之间的缓冲器装置，其中所述缓冲器装置包括构造为对所述多个存储器装置执行训练操作的训练块，并且所述训练块使用第一训练数据和第一数据选通信号来执行所述训练操作，所述第一训练数据和第一数据选通信号都是从所述多个存储器装置中用于训练操作的目标存储器装置中接收的，并且所述训练块时序生成第一时序补偿信息，用于由所述缓冲器装置在针对所述多个存储器装置发送/接收的与存储操作相关的信号的时序补偿操作期间进行参考。
根据本发明构思的实施例，提供一种存储器模块，包括：多个存储器装置；以及多个缓冲器装置，其构造为将信号路由到所述多个存储器装置以及路由来自所述多个存储器装置的信号，其中所述多个缓冲器装置包括：第一子缓冲器装置，其连接至所述多个存储器装置中的第一存储器装置；第二子缓冲器装置，其连接至所述多个存储器装置中的第二存储器装置；以及主缓冲器装置，其连接至第一子缓冲器装置以及第二子缓冲器装置，并且所述主缓冲器装置构造为对所述第一子缓冲器装置和所述第二子缓冲器装置执行第一训练操作，所述第一子缓冲器装置构造为对所述第一存储器装置执行第二训练操作，所述第二子缓冲器装置构造为对所述第二存储器装置执行第三训练操作。第一训练操作、第二训练操作和第三训练操作包括生成针对读取训练操作和写入训练操作中的一个或多个的时序补偿信息。
根据本发明构思的实施例，提供一种半导体封装件，包括：缓冲器层，其构造为与存储器控制器进行通信；至少一个存储器层，其堆叠在缓冲器层上并且包括至少一个存储器核；以及至少一个硅通孔(TSV)，其穿过所述至少一个存储器层，其中缓冲器层包括具有信号延迟电路的训练块，并且所述训练块构造为对存储器层的至少一个存储器核执行训练操作，并且存储器控制器针对要执行的训练操作控制信号延迟电路的延迟度。
根据本发明构思的实施例，提供一种半导体封装件，包括：缓冲器层，构造为路由存储器控制器和存储器核之间的信号；至少一个存储器层，其堆叠在缓冲器层上并且包括至少一个存储器核；以及穿过至少一个存储器层的至少一个硅通孔(TSV)，其中缓冲器层对至少一个存储器层的至少一个存储器核执行训练操作并根据至少一个存储器核生成用于在缓冲器层和至少一个存储器层之间发送/接收信号的时序补偿信息。
根据本发明构思的实施例，提供一种制造半导体封装件的方法，所述半导体封装件包括具有构造为执行训练操作的结构的存储器系统，所述方法包括：形成作为半导体封装件的一部分的存储器系统，所述存储器系统包括具有存储器单元阵列的一个或多个存储器芯片、存储器控制器以及用于路由一个或多个存储器芯片与存储器控制器之间的发送/接收信号的缓冲器芯片，并且缓冲器芯片包括具有判定电路的训练块，所述判定电路确定在缓冲器芯片和存储器芯片之间发送和接收的信号的时序补偿度；并且缓冲器芯片独立于存储器控制器来对一个或多个存储器芯片执行训练操作。
根据本发明构思的实施例，同时执行缓冲器芯片与存储器控制器之间以及一个或多个存储器芯片与缓冲器芯片之间的训练操作。
根据本发明构思的实施例，彼此重叠地执行缓冲器芯片与存储器控制器之间以及一个或多个存储器芯片与缓冲器芯片之间的训练操作。
根据本发明构思的实施例，提供一种制造半导体封装件的方法，所述半导体封装件包括具有构造为执行训练操作的结构的存储器系统，所述方法包括：形成作为半导体封装件的一部分的存储器系统，所述存储器系统包括具有存储器单元阵列的一个或多个存储器芯片、存储器控制器以及用于路由一个或多个存储器芯片与存储器控制器之间的发送/接收信号的缓冲器芯片；以及通过存储器控制器对缓冲器芯片执行训练操作，并且随后在存储器控制器的控制下，利用缓冲器芯片对一个或多个存储器芯片执行训练操作。
附图说明
通过以下参考附图的详细说明，将更加清晰地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的实施例的存储器系统的示意性框图；
图2是示出根据本发明构思的实施例的在图1的存储器系统中执行训练操作的流程图；
图3A和图3B是示出对缓冲器装置进行的读取训练操作的框图，并且图3C和图3D是示出对缓冲器装置进行的写入训练操作的框图；
图4A和图4B是示出使用缓冲器装置的训练块对多个存储器装置进行的读取训练操作的框图，并且图4C和图4D是示出使用缓冲器装置的训练块对多个存储器装置进行的写入训练操作的框图；
图5是示出根据本发明构思的实施例的在图1的存储器系统中执行训练操作的流程图；
图6A至图6C是示出缓冲器装置对存储器装置进行的读取训练操作的框图，并且图6D和图6E是用于说明缓冲器装置对存储器装置进行的写入训练操作的框图；
图7是示出当根据本发明构思的实施例的缓冲器装置支持时序调整功能时，对存储器装置进行训练操作的框图；
图8A和图8B是示出缓冲器装置的时序调整控制器的构造和操作的示图。
图9是示出根据本发明构思的实施例的存储器控制器对缓冲器装置进行训练操作的框图，其中缓冲器装置生成时序补偿信息；
图10A和图10B是示出根据本发明构思的实施例的生成时序补偿信息的缓冲器装置对存储器组进行训练操作的框图；
图11是根据本发明构思的实施例的存储器系统的框图；
图12是根据本发明构思的实施例的存储器系统的存储操作方法的框图；
图13A和图13B是示出图1的存储器装置的实施例的示图；
图14是根据本发明构思的实施例的存储器系统的框图；
图15是根据本发明构思的实施例的具有包括多个层的堆叠结构的半导体封装件的框图；以及
图16是根据本发明构思的实施例的包括堆叠的半导体芯片的半导体封装件的示图；
图17是示出根据本发明构思的实施例的制造具有缓冲器芯片构造的半导体封装件的方法的流程图。
具体实施方式
下文中，将参照附图详细描述本发明构思的实施例。
图1是示意性示出根据本发明构思的实施例的存储器系统100的框图。
现在参照图1，存储器系统100可以包括存储器控制器120和存储器模块MM。存储器模块MM可以包括缓冲器装置140(或缓冲器芯片)和多个存储器装置160(或多个存储器芯片)。缓冲器装置140可以连接在存储器控制器120和多个存储器装置160之间。缓冲器装置140尤其可以提供阻抗匹配，使得从存储器控制器120输出的信号以足够的强度提供至多个存储器装置。
存储器控制器120可以控制对多个存储器装置160的存储操作。更详细地，存储器控制器120可以将包括地址信号ADDR、命令CMD和数据DATA的信号经由预定的数据DQ线发送至存储器模块MM。缓冲器装置140可以接收地址信号ADDR、命令CMD和数据DATA并将这些信号路由至存储器装置160。在实施例中，地址信号ADDR可以包括针对存储器装置160的选择信号(例如，芯片使能信号)，并且缓冲器装置140可以将地址信号ADDR、命令CMD和数据DATA路由至与选择信号对应的存储器装置。存储器装置160可以从缓冲器装置140接收与存储操作有关的包括地址信号ADDR、命令CMD和数据DATA的信号，并基于与存储操作有关的信号来执行包括写入操作和读取操作的存储操作。
在下文中，经由存储器控制器120和存储器模块MM之间的数据DQ线或者缓冲器装置140和每个存储器装置160之间的数据DQ线发送的信号被称为数据信号。此外，经由存储器控制器120和存储器模块MM之间的数据选通DQS线或者缓冲器装置140和每个存储器装置160之间的数据选通DQS线发送的信号被称为数据选通信号。
继续参照图1，存储器装置160可以包括存储器单元阵列(未示出)，并且所述存储器单元阵列可以包括设置在多个字线和多个位线彼此交叉的区域中的多个存储器单元。
在本发明构思的实施例中，包括在每个存储器装置160中的多个存储器单元可以包括易失性存储器单元或非易失性存储器单元。例如，多个存储器单元可以是非易失性存储器单元(例如闪速存储器、电阻式读取存取存储器(RAM)、相变RAM(PRAM)或磁性RAM(MRAM))或者此外还可以是易失性存储器单元(例如，动态RAM(DRAM))。
根据本发明构思的实施例的存储器控制器120可以包括训练控制单元(TCU)，并且缓冲器装置140可以包括训练块(TB)。在实施例中，训练控制单元(TCU)包括针对操作构造的电路系统，其可以控制对缓冲器装置140的训练操作。例如，缓冲器装置140还可以包括用于暂时存储从存储器控制器120接收的信号或进行缓冲的缓冲器存储器141。因此，可以执行对缓冲器装置140的训练操作。TCU可以对缓冲器装置140执行训练操作，使得存储器控制器120可以对发送至缓冲器装置140的信号确定时序补偿度以及对从缓冲器装置140接收的信号确定时序补偿度。图3A至图3D将提供详细描述。
本文中将随后描述的对信号的时序补偿操作可以被解释为使用延迟电路等对信号进行延迟的操作。例如，时序补偿度可以被理解为与例如延迟度相对应。
根据本发明构思的实施例，对存储器装置160的训练操作可根据训练块TB的各种构造而不同地执行。
例如，在实施例中，训练块TB可以不包括构造为对由缓冲器装置140发送至存储器控制器160的信号确定时序补偿度以及对从存储器装置160接收的信号确定时序补偿度的判定电路。如果训练块TB不包括判定电路，则TCU可以通过控制训练块TB来对存储器装置160执行训练操作。这些操作的示例性描述将与图4A至图4D的描述一起提供。
相反的，当训练块TB包括判定电路时，训练块TB可以并行地执行对存储器装置160的训练操作与存储器控制器120对缓冲器装置140的训练操作。图6A至图6D将提供这些操作的详细描述。
在图1中，存储器控制器120的TCU和缓冲器装置140的训练块TB是用于执行训练操作的元件。然而，本发明构思的实施例不限于此，当然，当在存储器系统100上执行存储操作时，可以使用包括在TCU中的至少一个元件和包括在训练块TB中的至少一个元件。此外，TCU和训练块TB中的每一个可以是包括模拟电路和/或数字电路的硬件块，或者是包括由存储器控制器120或缓冲器装置140执行的多个指令的软件块。
因此，根据本发明构思的存储器系统100在对多个存储器装置160执行训练操作时使用缓冲器装置140，从而可以提高训练操作的可靠性。
图2是示出根据本发明构思的实施例的在图1的存储器系统100中执行的训练操作的流程图。在下文中，将假设并描述训练块TB不包括诸如判定电路的元件的情况。在该实施例中，使用存储器控制器对缓冲器装置和存储器装置两者执行训练操作。
现在参照图1和图2，在操作S100处，存储器控制器120可以对缓冲器装置140执行训练操作。例如，对于要使用缓冲器装置140的训练块TB来对存储器装置160执行训练操作的存储器控制器120，首先，对存储器控制器120与缓冲器装置140之间的信号校准(例如，数据信号和数据选通信号之间的校准)进行优化。因此，存储器控制器120在开始使用训练块TB对存储器装置160进行训练操作之前可以对缓冲器装置140执行训练操作，并且可以对存储器控制器120发送至缓冲器装置140的信号确定时序补偿度以及对从缓冲器装置140接收的信号确定时序补偿度。存储器控制器120可以将指示确定的时序补偿度的时序补偿信息存储在预定的存储器区域(例如，寄存器)中。
在操作S120处，存储器控制器120可以在对缓冲器装置140执行训练操作之后使用缓冲器装置140对存储器装置160执行训练操作。详细地，存储器控制器120使用训练块TB对存储器装置160执行训练操作，从而可以针对缓冲器装置140发送至存储器装置160的信号确定时序补偿度以及针对从存储器装置160接收的信号确定时序补偿度。存储器控制器120可以将指示确定的时序补偿度的时序补偿信息发送至缓冲器装置140，并且缓冲器装置140可以将时序补偿信息存储在预定的存储器区域(例如，缓冲器存储器141或寄存器)中。
在操作S140处，可以基于顺序执行的训练操作的结果来对多个存储器装置160执行存储操作。基于时序补偿信息进行存储操作，该时序补偿信息是基于对缓冲器装置和存储器装置进行的训练操作来确定的。详细地，在存储操作期间，凭借通过参考作为执行训练操作的结果而生成的时序补偿信息而对信号进行时序补偿，来降低在高频操作中生成的信号之间的偏移。
图3A和图3B是示出对缓冲器装置240进行的读取训练操作的框图，并且图3C和图3D是用于说明对缓冲器装置240进行的写入训练操作的框图。
参照图3A，根据本发明构思的实施例的存储器系统200可以包括存储器控制器220和存储器模块MM，并且存储器模块MM可以包括至少一个缓冲器装置240。如上所述，存储器控制器220可以包括训练控制单元(TCU)，并且TCU可以包括用于生成任意模式数据(或模式序列)的模式数据生成器221。
TCU可以将第一模式数据PT_D1(由模式数据生成器221生成)经由数据信号线发送至缓冲器装置240。TCU可以将具有足够低的频率的数据选通信号DQSFL发送到缓冲器装置240，在该频率处，不会由于与发送的第一模式数据PT_D1的偏移而发生失配。缓冲器装置240可以使用数据选通信号DQSFL对第一模式数据PT_D1进行采样以将第一模式数据PT_D1写入缓冲器存储器241。
现在参照图3B，TCU可以包括采样电路222、比较电路223、延迟调整电路224和信号延迟电路225。如之前在图3A中描述的，缓冲器装置240可以发送响应于对第一模式数据PT_D1进行采样而生成的信号。例如，如图3B所示，缓冲器装置240可以将第一读取训练数据RT_D1发送至采样电路222并将高频的数据选通信号DQS发送至信号延迟电路225。在示例中，数据选通信号DQS可以与读取操作中使用的数据选通信号具有相同的频率。
采样电路222可以从信号延迟电路225接收延迟的数据选通信号D_DQS，可以使用延迟的数据选通信号D_DQS对第一读取训练数据RT_D1进行采样以生成第一采样数据SAMPLE_D1。比较电路223可以将第一模式数据PT_D1与第一采样数据SAMPLE_D1进行比较，从而生成第一比较结果COM_R1。延迟调整电路224可以基于第一比较结果COM_R1生成用于控制信号延迟电路225的延迟度的第一延迟控制信号D_CS1。信号延迟电路225可以基于第一延迟控制信号D_CS1改变对数据选通信号DQS进行延迟的延迟度。
TCU可以通过图3A和图3B中相应地命名的组件来执行操作，作为对缓冲器装置240的重复多次的读取训练操作的一部分。延迟调整电路224可以基于第一比较结果COM_R1生成第一时序补偿信息(TCI1)。通过对缓冲器装置240执行读取训练操作生成的第一时序补偿信息TCI1可以是指示针对存储器控制器220从缓冲器装置240接收的数据信号和数据选通信号中的至少一个的最佳时序补偿度的信息。在示例中，当从缓冲器装置240接收数据信号和数据选通信号时，存储器控制器220可以在基于可以存储在寄存器227中的第一时序补偿信息TCI1对数据选通信号的时序进行补偿之后执行读取操作。
现在参照图3C，TCU可以将第二模式数据PT_D2经由数据信号线发送至缓冲器装置240。TCU可以将高频的数据选通信号DQS经由数据选通信号线提供至缓冲器装置240。在示例中，数据选通信号DQS可以与写入操作中使用的数据选通信号具有相同的频率。缓冲器装置240可以使用数据选通信号DQS对第二模式数据PT_D2进行采样。缓冲器装置240随后可以将第二模式数据PT_D2写入缓冲器存储器241。
现在参照图3D，与图3B相比，TCU还可以包括补偿电路226。缓冲器装置240可以将通过对第二模式数据PT_D2进行采样而生成的信号作为第二写入训练数据WT_D2发送至采样电路222，如图3C所示。此外，缓冲器装置240可以将数据选通信号DQS发送至补偿电路226。在示例中，数据选通信号DQS可以与写入操作中使用的数据选通信号具有相同的频率。
补偿电路226可以通过参照第一时序补偿信息TCI 1对数据选通信号DQS的时序进行补偿，以生成补偿的数据选通信号C_DQS。采样电路222可以使用补偿的数据选通信号C_DQS对第二写入训练数据WT_D2进行采样，以生成第二采样数据SAMPLE_D2。比较电路223可以将第二模式数据PT_D2与第二采样数据SAMPLE_D2进行比较，从而生成第二比较结果COM_R2。延迟调整电路224可以基于第二比较结果COM_R2生成用于控制信号延迟电路225的延迟度的第二延迟控制信号D_CS2。信号延迟电路222可以基于第二延迟控制信号D_CS2改变延迟度，可以延迟数据选通信号DQS，并且可以将延迟的数据选通信号D_DQS经由数据选通信号线发送至缓冲器装置240。
TCU可以执行图3C和图3D所述的操作回路，作为对缓冲器装置240多次的写入训练操作的一部分。延迟调整电路224可以基于第二比较结果COM_R2生成第二时序补偿信息TCI2。作为对缓冲器装置240执行写入训练操作的结果而生成的第二时序补偿信息TCI2可以存储在寄存器227中，并且可以是指示针对发送至缓冲器装置240的数据信号和数据选通信号中的至少一个的最佳时序补偿度的信息。在示例中，存储器控制器220在将用于写入操作的数据信号和数据选通信号发送至缓冲器装置240之前，可以通过参照第二时序补偿信息TCI2对数据选通信号的时序进行补偿，并且随后可以发送数据信号和补偿的数据选通信号，从而执行写入操作。
图4A和图4B是用于说明使用缓冲器装置240的训练块TB对多个存储器装置260进行的读取训练操作的框图，并且图4C和图4D是用于说明使用缓冲器装置240的训练块TB对多个存储器装置260进行的写入训练操作的框图。
如图2等所示，假定在已经完成了对缓冲器装置240的训练操作之后执行对存储器装置260的训练操作。
现在参照图4A，存储器系统200可以包括存储器控制器220和存储器模块MM，并且存储器模块MM可以包括至少一个缓冲器装置240和至少一个存储器装置260。在下文中，将描述对多个存储器装置中选择为训练对象的存储器装置260进行的训练操作，并且稍后将描述的训练方法也可以用在其他存储器装置中。可以通过存储器控制器220或缓冲器装置240将存储器装置选择为训练对象。例如，存储器控制器220可以将针对存储器装置的选择信号发送至存储器模块MM以选择存储器装置作为训练对象。在其他示例中，当接收与训练操作有关的信号(例如，训练命令)时，缓冲器装置240可以按预定次序顺序地从多个存储器装置中选择一个或多个存储器装置作为训练对象。
缓冲器装置240可以包括训练块TB。训练块TB可以包括用于生成任意模式数据(或模式序列)的模式数据生成器242。然而，本领域的技术人员应当理解，本发明构思的其他实施例不限于生成任意的模式数据。例如，可以接收和使用由包括在存储器控制器220的TCU中的模式数据生成器242生成的预定的模式数据。
训练块TB可以将模式数据生成器242生成的第三模式数据PT_D3经由数据信号线发送至存储器装置260。训练块TB可以将数据选通信号DQSFL经由数据选通信号线发送至存储器装置260。数据选通信号DQSFL具有足够低的频率，在该频率处，不会由于与发送的第三模式数据PT_D3的偏移而发生失配。在本发明构思的实施例中，训练块TB可以将从存储器控制器220接收的数据选通信号DQS’进行分频，从而生成低频的数据选通信号DQSFL。然而，上述是本发明构思的实施例，并且本发明构思的范围不限于此。缓冲器装置240可以包括附加的时钟生成器，或者可以接收来自附加时钟源的时钟信号。存储器装置260可以使用数据选通信号DQSFL对第三模式数据PT_D3进行采样以将第三模式数据PT_D3写入存储器单元阵列262。
参照图4B，训练块TB还可以包括采样电路243和信号延迟电路244。存储器装置260可以将通过对第三模式数据PT_D3进行采样而生成的信号作为第三读取训练数据RT_D3发送至采样电路243，并且可以将高频的数据选通信号DQS发送至信号延迟电路244，如图4B所述。在示例中，图4B的数据选通信号DQS可以与读取操作中使用的数据选通信号具有相同的频率。
采样电路243可以从信号延迟电路244接收延迟的数据选通信号D_DQS，并且可以使用延迟的数据选通信号D_DQS生成第三采样数据SAMPLE_D3。随后，训练块TB可以将第三采样数据SAMPLE_D3和第三模式数据PT_D3发送至存储器控制器220的TCU。由于存储器控制器220和缓冲器装置240之间完成了训练操作，TCU可以精确地接收第三采样数据SAMPLE_D3和第三模式数据PT_D3，在下文中，将仅描述TCU的核心操作。
TCU可以包括比较电路223和延迟调整电路224。比较电路223可以将第三模式数据PT_D3与第三采样数据SAMPLE_D3进行比较，从而生成第三比较结果COM_R3。延迟调整电路224可以基于第三比较结果COM_R3生成用于控制训练块TB的信号延迟电路244的延迟度的延迟控制信号D_CS3。TCU可以将第三延迟控制信号D_CS3发送至训练块TB。如上所述，由于存储器控制器220和缓冲器装置240之间完成了训练操作，训练块TB可以精确地接收延迟控制信号D_CS3。信号延迟电路244可以基于第三延迟控制信号D_CS1改变延迟度，从而延迟数据选通信号DQS。
训练块TB和TCU可以执行图4A和图4B中描述的操作,作为对存储器装置260重复多次的读取训练操作的一部分。延迟调整电路224可以基于第三比较结果COM_R3生成第三时序补偿信息TCI3。通过作为对存储器装置260执行读取训练操作的结果而生成的第三时序补偿信息TCI3可以是指示针对缓冲器装置240从存储器装置260接收的数据信号和数据选通信号中的至少一个的最佳时序补偿度的信息，并且该时序补偿信息TCI3可以存储在寄存器246中。在示例中，当从存储器装置260接收数据信号和数据选通信号时，缓冲器装置240可以通过参照第三时序补偿信息TCI3来补偿数据选通信号的时序，并且随后执行读取操作。
参照图4C，训练块TB可以将第四模式数据PT_D4经由数据信号线发送至存储器装置260。训练块TB可以将高频的数据选通信号DQS经由数据选通信号线提供至存储器装置260。在示例中，数据选通信号DQS可以与写入操作中使用的数据选通信号具有相同的频率。此外，训练块TB可以使用从存储器控制器220接收的数据选通信号DQS’来生成数据选通信号DQS。本领域的普通技术人员应该理解和明白，本发明构思的实施例不限于上述示例。缓冲器装置240可以包括附加的时钟生成器，或者可以接收来自附加时钟源的时钟信号。
现在参照图4D，训练块TB还可以包括图4B的训练块TB中未示出的补偿电路245。如图4C所述，存储器装置260可以将通过对第四模式数据PT_D4进行采样而生成的信号作为第四写入训练数据WT_D4提供至采样电路243，并且可以将高频的数据选通信号DQS发送至补偿电路245。在示例中，数据选通信号DQS可以与写入操作中使用的数据选通信号具有相同的频率。
补偿电路245可以通过参照第三时序补偿信息TCI3对数据选通信号DQS的时序进行补偿，从而生成补偿的数据选通信号C_DQS。采样电路243可以使用补偿的数据选通信号C_DQS对第四写入训练数据WT_D4进行采样，以生成第四采样数据SAMPLE_D4。随后，训练块TB可以将第四采样数据SAMPLE_D4和第四模式数据PT_D4发送至TCU。
TCU的比较电路223可以将第四模式数据PT_D4与第四采样数据SAMPLE_D4进行比较以生成第四比较结果COM_R4。延迟调整电路224可以基于第四比较结果COM_R4生成用于控制训练块TB的信号延迟电路244的延迟度的第四延迟控制信号D_CS4。TCU可以将第四延迟控制信号D_CS4发送至训练块TB。信号延迟电路244可以基于第四延迟控制信号D_CS4改变延迟度，可以延迟数据选通信号DQS，并且可以将延迟数据选通信号D_DQS经由数据选通信号线提供至缓冲器装置260。
训练块TB和TCU可以执行图4C和图4D中所示的构造的操作,作为对存储器装置260重复多次进行的写入训练操作的一部分。延迟调整电路224可以基于第四比较结果COM_R4生成第四时序补偿信息TCI4。作为对存储器装置260执行写入训练操作的结果而生成的第四时序补偿信息TCI4可以是例如指示针对由缓冲器装置240发送至存储器装置260的数据信号和数据选通信号中的至少一个的最佳时序补偿度的信息。在示例中，缓冲器装置240可以通过参照第四时序补偿信息TCI4对发送至存储器装置260的数据选通信号的时序进行补偿，并且随后将补偿的数据选通信号和数据信号发送至存储器装置260，从而执行写入操作。
因此，根据本发明构思的实施例的缓冲器装置240包括可以支持对存储器装置260进行训练操作的最小训练块TB，这样，存储器控制器220可以使用缓冲器装置240对存储器装置260执行有效的训练操作。此外，缓冲器装置240的尺寸可以最小化。
图5是示出根据本发明构思的实施例的在图1的存储器系统100中执行的训练操作的流程图。在下文中，将假设并描述训练块TB包括诸如判定电路的元件的情况。
现在参照图1和图5，在操作S200处，存储器控制器120可以对缓冲器装置140执行训练操作。在对缓冲器装置140的训练操作的同时，在操作S220处，缓冲器装置140可以对存储器装置160执行训练操作。可以同时执行训练操作的原因是，与图2所示的构造不同，缓冲器装置140可以确定要发送至存储器装置160的信号的时序补偿度以及要从存储器装置160接收的信号的时序补偿度(例如，去往和来自存储器装置)。因此，可以并行地执行缓冲器装置140对存储器装置160的训练操作与存储器控制器120对缓冲器装置140的训练操作。
随后，在操作S240处，可以基于并行执行的训练操作的结果来对存储器装置160执行存储操作。
图6A至图6C是示出缓冲器装置340对存储器装置360进行的读取训练操作的框图，并且图6D和图6E是用于说明缓冲器装置340对存储器装置360进行的写入训练操作的框图。
如前面讨论图5的流程图的段落所述，缓冲器装置340对存储器装置360的训练操作可与存储器控制器320对缓冲器装置340的训练操作同时执行，并且存储器控制器320对缓冲器装置340的训练操作已经参照图3A至图3D进行了详细描述，因此将省略其描述。
现在参照图6A，存储器模块300可以包括缓冲器装置340和存储器装置360。缓冲器装置340可以包括训练块TB，并且训练块TB可以包括模式数据生成器342和时钟生成器349。存储器装置360可以包括写入/读取预定数据的存储器单元阵列362。
训练块TB可以将模式数据生成器342生成的第三模式数据PT_D3经由数据信号线发送至存储器装置360。训练块TB可以向存储器装置360发送频率足够低的数据选通信号DQSFL，在该频率处，不会由于与发送的第三模式数据PT_D3的偏移而发生失配。在本发明构思的实施例中，训练块TB可以将时钟生成器349生成的时钟信号进行分频以生成低频的数据选通信号DQSFL。存储器装置360可以使用数据选通信号DQSFL对第三模式数据PT_D3进行采样以写入第三模式数据PT_D3。
在本发明构思的另一实施例中，参照图6B，训练块TB可以不包括时钟生成器349，并且可以从存储器控制器接收数据选通信号DQS’或从外部时钟源接收时钟信号CLK_EXT。由此，缓冲器装置340可以接收数据选通信号DQS’或来自外部的时钟信号CLK_EXT，并且可以使用数据选通信号DQS’或时钟信号CLK_EXT对存储器装置执行训练操作。
现在参照图6C，训练块TB还可以包括采样电路343、比较电路346、延迟调整电路347和信号延迟电路344。如图6A所述，存储器装置360可以将通过对第三模式数据PT_D3进行采样而生成的信号作为第三读取训练数据RT_D3提供至采样电路343，并且可以发送高频的数据选通信号DQS。在示例中，图6C的数据选通信号DQS可以与读取操作中使用的数据选通信号具有相同的频率。
采样电路343可以从信号延迟电路344接收延迟的数据选通信号D_DQS，并且可以使用延迟的数据选通信号D_DQS对第三读取训练数据RT_D3进行采样以生成第三采样数据SAMPLE_D3。比较电路346可以将第三模式数据PT_D3与第三采样数据SAMPLE_D3进行比较以生成第三比较结果COM_R3。延迟调整电路347可以基于第三比较结果COM_R3生成用于控制信号延迟电路344的延迟度的第三延迟控制信号D_CS3。信号延迟电路344可以基于第三延迟控制信号D_CS3改变延迟度，以延迟数据选通信号DQS。
训练块TB可以执行图6A至图6C中描述的操作,作为对存储器装置360重复多次的读取训练操作的一部分。延迟调整电路347可以基于第三比较结果COM_R3生成第三时序补偿信息TCI3，并且第三时序补偿信息TCI3可以存储在寄存器345中。对第三时序补偿信息TCI3的描述与以上所述相同，因此将省略对其的详细描述。
现在参照图6D，训练块TB可以将第四模式数据PT_D4经由数据信号线发送至存储器装置360。训练块TB可以将高频的数据选通信号DQS经由数据选通信号线提供至存储器装置360。在示例中，数据选通信号DQS可以与写入操作中使用的数据选通信号具有相同的频率。存储器装置360可以使用数据选通信号DQS对第四模式数据PT_D4进行采样以将第四模式数据PT_D4写入存储器单元阵列362。
现在参照图6E，训练块TB还可以包括补偿电路348(与图6C相比)。如之前图6D所述，存储器装置360可以将通过对第四模式数据PT_D4进行采样而生成的信号作为第四写入训练数据WT_D4发送至采样电路343，并且可以将高频的数据选通信号DQS发送至补偿电路348。在示例中，数据选通信号DQS可以与写入操作中使用的数据选通信号具有相同的频率。
补偿电路348可以通过参照第三时序补偿信息TCI3对数据选通信号DQS的时序进行补偿以生成补偿的数据选通信号C_DQS。采样电路343可以使用补偿的数据选通信号C_DQS对第四写入训练数据WT_D4进行采样，以生成第四采样数据SAMPLE_D4。比较电路346可以将第四模式数据PT_D4与第四采样数据SAMPLE_D4进行比较以生成第四比较结果COM_R4。延迟调整电路347可以基于第四比较结果COM_R4生成用于控制信号延迟电路344的延迟度的第四延迟控制信号D_CS4。信号延迟电路344可以基于第四延迟控制信号D_CS4改变延迟度，可以延迟数据选通信号DQS，并且可以将延迟的数据选通信号D_DQS经由数据选通信号线发送至缓冲器装置340。
训练块TB可以执行图6D和图6E中描述的操作回路,作为对存储器装置360多次进行的写入训练操作的一部分。延迟调整电路347可以基于第四比较结果COM_R4生成第四时序补偿信息TCI4。对第四时序补偿信息TCI4的描述与以上所述相同，在下文中将省略对其的详细描述。
图7是示出当根据本发明构思的实施例的缓冲器装置440支持时序调整功能时对存储器装置360的训练操作的框图，并且图8A和图8B是图示缓冲器装置440的时序调整控制单元(RCU)的构造和操作的示例的示图。
参照图7，存储器系统400可以包括存储器控制器420和存储器模块MM，并且存储器模块MM可以包括缓冲器装置440和存储器装置460。与图6A等之前描述的缓冲器装置340不同，缓冲器装置440还可以包括时序调整控制单元(RCU)。RCU可以将从存储器控制器420接收的数据信号和数据选通信号进行重新校准，并且RCU可以将缓冲器装置440中重新校准的数据信号和数据选通信号提供至存储器装置460。通过使用RCU，通过重新校准数据信号和选通信号来补偿在存储器控制器420和缓冲器装置440之间生成的数据信号和数据选通信号的偏移。因此，缓冲器装置440可以仅考虑缓冲器装置440和存储器装置460之间的信号传输特性而将数据信号和数据选通信号发送到存储器装置460。当缓冲器装置440执行对存储器装置460的训练操作时，可以使用上述时序调整功能。
现在参照图8A，RCU可以包括采样电路SAM和串行器SL(或复用器)。采样电路SAM可以包括例如第一触发器FF1和第二触发器FF2，并且串行器SL可以包括多个逻辑电路LC1至LC3。在示例中，逻辑电路LC1至LC3可以是与非(NAND)门。第一触发器FF1和第二触发器FF2可以经由第一端子从存储器控制器420接收模式数据PT_D。此外，第一触发器FF1和第二触发器FF2可以经由第二端子从存储器控制器420接收数据选通信号DQS和数据选通反相信号/DQS。第一触发器FF1和第二触发器FF2的每一个可以经由输出端子向串行器SL发送输出信号。同时，第一触发器FF1可以将通过使用数据选通信号DQS对模式数据PT_D进行采样而生成的信号作为训练数据T_D发送至存储器控制器420。训练数据T_D可以用于对缓冲器装置440进行训练操作。
串行器SL可以使用从采样电路SAM接收的输出信号、数据选通信号DQS和数据选通反相信号/DQS来生成时序调整模式数据Re_PT_D。参照图8B，模式数据PT_D可以包括第一数据D1至第三数据D3，并且串行器SL可以基于数据选通信号将第一数据D1至第三数据D3重新校准。在示例中，串行器SL可以根据数据选通信号DQS的上升沿来将第一数据D1至第三数据D3重新校准，并且可以生成时序调整模式数据Re_PT_D。返回参照图8A，串行器SL可以将时序调整模式数据Re_PT_D发送至存储器装置460。时序调整模式数据Re_PT_D可以用于对存储器装置460进行训练操作。此外，存储器装置460可基于时序调整模式数据Re_PT_D，生成用于存储器装置460至缓冲器装置440的训练操作的训练数据T_D"。
由此，通过使用RCU，可以同时执行对缓冲器装置440的训练操作以及对存储器装置460的训练操作。此外，缓冲器装置440可以使用从存储器控制器420接收的模式数据PT_D和数据选通信号DQS对存储器装置460执行训练操作。因此，缓冲器装置440可以不包括另外的模式数据生成器以及另外的时钟生成器，从而可以使缓冲器装置440的尺寸最小化。
图9是示出根据本发明构思的实施例的生成时序补偿信息的存储器控制器520对缓冲器装置540进行训练操作的框图。
现在参照图9，存储器系统500可以包括存储器控制器520和缓冲器装置540。如上所述，存储器控制器520的训练控制单元TCU可以对缓冲器装置540执行读取/写入训练操作。结果，TCU可以生成第一时序补偿信息TCI1和第二时序补偿信息TCI2。TCU可以将时序补偿信息TCI1和TCI2存储在存储器控制器520的寄存器526中。在示例中，时序补偿信息TCI1和TCI2可以指示针对由存储器控制器520发送到缓冲器装置540的用于写入操作的信号(例如，数据信号或数据选通信号)的时序补偿度WR_TC以及针对由存储器控制器520从缓冲器装置540接收的用于读取操作的信号(例如，数据信号或数据选通信号)的时序补偿度RD_TC。随后，存储器控制器520可以通过参照存储在寄存器526中的时序补偿信息TC11和TC12执行存储操作。
图10A和图10B是示出根据本发明构思的实施例的生成时序补偿信息的缓冲器装置540对存储器组560_1至560_n进行训练操作的框图。
现在参照图10A，存储器系统500可以包括缓冲器装置540和多个存储器组560_1至560_n。多个存储器组560_1至560_n中的每一个可以包括多个存储器装置。存储器组560_1至560_n中的每一个可以经由通道CH1至CHn连接至缓冲器装置540。
如上所述，缓冲器装置540的训练块TB可以对存储器组560_1至560_n执行读取/写入训练操作。在实施例中，缓冲器装置540还可以包括切换电路SW_CKT，并且可以经由切换电路SW_CKT选择性地连接至存储器组560_1至560_n的每一个。训练块TB可以将用于从多个存储器装置中选择特定存储器装置作为训练对象的选择信号DS_S连同训练相关信号TR_S发送至切换电路SW_CKT。切换电路SW_CKT可以将包括有基于选择信号DS_S选择的存储器装置的存储器组经由通道连接至缓冲器装置540。例如，当存储器装置MD1_1被选择为训练对象时，切换电路SW_CKT可以将第一存储器组560_1经由第一通道CH1连接至缓冲器装置540。随后，可经由第一通道CH1将选择信号DS_S发送至第一存储器组560_1的存储器装置，并且仅启用与选择信号DS_S对应的存储器装置MD1_1，使得训练块TB可对存储器装置MD1_1执行训练操作。不管怎样，以上描述属于本发明构思的实施例。因此，本发明构思的其他实施例不限于此，并且训练块TB可以通过以各种方式选择存储器装置来对该存储器装置执行训练操作。
由此，训练块TB可以对存储器组560_1至560_n执行训练操作。结果，训练块TB可以生成第三时序补偿信息TCI3和第四时序补偿信息TCI4。训练块TB可以将时序补偿信息TCI3和TCI4存储在缓冲器装置540的寄存器545中。随后，缓冲器装置540可以参照存储在寄存器545中的时序补偿信息TC13和TC14执行存储操作(例如，读取操作或写入操作)。
在示例中，时序补偿信息TCI3和TCI4可以根据存储器装置MD_1_1至MD_m_n指示时序补偿度WR_TC和时序补偿度RD_TC，所述时序补偿度WR_TC针对由缓冲器装置540发送到存储器装置的用于写入操作的信号(例如，数据信号或数据选通信号)，所述时序补偿度RD_TC针对由缓冲器装置540从存储器装置接收的用于读取操作的信号(例如，数据信号或数据选通信号)。随后，缓冲器装置540可以通过参照存储在寄存器545中的时序补偿信息TC13和TC14执行存储操作。
当以等于或小于阈值频率值的低频执行存储操作时，可能由于每个通道的特性而不是每个存储器装置的特性而导致发生偏移。因此，在包括在同一存储器组560_1至560_n中的存储器装置与缓冲器装置540之间发送/接收的信号的偏移生成模式可以是相同或相似的。与图10A中不同，在图10B中，作为对存储器组560_1至560_n执行训练操作的结果而生成的时序补偿信息TCI3’至TCI4’可以指示针对从缓冲器装置540发送至存储器装置的用于写入操作的信号(例如，数据信号或数据选通信号)的时序补偿度WR_TC。此外，可以根据通道CH1至CHn指示针对缓冲器装置540从存储器装置接收的用于读取操作的信号(例如，数据信号或数据选通信号)的时序补偿度RD_TC。
在本发明构思的实施例中，在完成对连接至第一通道CH1的第一存储器组560_1执行训练操作后，训练块TB可以生成与第一通道CH1对应的时序补偿信息。当然，与图10A中不同，在图10B中，当训练块TB执行训练操作时所使用的数据选通信号可以具有等于或小于阈值的低频。详细地，仅对包括在第一存储器组560_1中的一个存储器装置执行训练操作，使得可以生成第一通道CH1对应的时序补偿信息，或者可以对包括在第一存储器组560_1中的至少两个存储器装置执行训练操作，并且可以生成所生成的时序补偿信息的平均值作为第一通道CH1对应的时序补偿信息。由此，训练块TB可以生成与第二通道CH2至第n通道CHn对应的时序补偿信息，以将生成的时序补偿信息存储在寄存器545中。由于可以以各种方式根据通道生成时序补偿信息，所以本发明构思的其他实施例不限于上述实施例。随后，缓冲器装置540可以通过参照存储在寄存器545中的时序补偿信息TC13’和TC14’基于等于或小于阈值的低频执行存储操作。
图11是根据本发明构思的实施例的存储器系统600的框图。
参照图11，存储器系统600可以包括存储器控制器620和存储器模块MM，并且存储器模块MM可以包括多个缓冲器装置640_1至640_7和多个存储器装置660_3至660_7。存储器控制器620可以使用训练控制单元(TCU)对第一缓冲器装置640_1执行训练操作，并且可以将作为执行所述训练操作的结果而生成的时序补偿信息存储在寄存器RG_a中。
在本发明构思的实施例中，缓冲器装置640_1至640_7可以形成预定的树结构。如图11所示，缓冲器装置640_1至640_7的每一个可以包括各自的切换电路SW_CKT。第一缓冲器装置640_1可以经由切换电路SW_CKT连接至第二缓冲器装置640_2和第五缓冲器装置640_5。连接至第一缓冲器装置640_1的第二缓冲器装置640_2和第五缓冲器装置640_5可以被称为第一缓冲器装置640_1的子缓冲器装置，并且第一缓冲器装置640_1可以被称为主缓冲器装置。如在上述实施例中，第一缓冲器装置640_1可以使用训练块TB对第二缓冲器装置640_2和第五缓冲器装置640_5执行训练操作，并且可以将作为执行该训练操作的结果而生成的时序补偿信息存储在寄存器RG_b1中。
此外，第二缓冲器装置640_2可以经由切换电路SW_CKT连接至第三缓冲器装置640_3和第四缓冲器装置640_4。连接至第二缓冲器装置640_2的第三缓冲器装置640_3和第四缓冲器装置640_4可以被称为第二缓冲器装置640_2的子缓冲器装置，并且第二缓冲器装置640_2可以被称为主缓冲器装置。第三缓冲器装置640_3可以经由切换电路SW_CKT连接至第一存储器装置660_3,并且第四缓冲器装置640_4可以经由切换电路SW_CKT连接至第二存储器装置660_4。如在上述实施例中，第二缓冲器装置640_2可以使用训练块TB对第三缓冲器装置640_3和第四缓冲器装置640_4执行训练操作，并且可以将作为执行该训练操作的结果而生成的时序补偿信息进行存储。第三缓冲器装置640_3和第四缓冲器装置640_4可以使用训练块TB对对应的第一存储器装置660_3和第二存储器装置660_4执行训练操作，并且可以将作为执行所述训练操作的结果而生成的时序补偿信息存储在寄存器RG_b3和RG_b4中。第五缓冲器装置640_5至第七缓冲器装置640_7与第三存储器装置660_6和第四存储器装置660_7之间的关系类似于第二缓冲器装置640_2至第四缓冲器装置640_4与第一存储器装置660_3和第二存储器装置660_4之间的关系，因此将省略对其的详细描述。另外，虽然图11所示的每个缓冲器装置都具有它们自己的切换电路，但是在本发明的构思内，可以有其他构造，例如，可以布置接收多于一个缓冲器装置的输入的开关。
图12是示出根据本发明构思的实施例的存储器系统700的存储操作方法的框图。
参照图12，存储器系统700可以包括存储器控制器720和存储器模块MM，并且存储器模块MM可以包括至少一个缓冲器装置740和多个存储器装置760。存储器控制器720可以包括寄存器722和补偿电路724。如上所述，作为对缓冲器装置740执行训练操作的结果而生成的时序补偿信息可以存储在寄存器722中。补偿电路724可以通过参照寄存器722中的时序补偿信息来对要发送至缓冲器装置740的信号的时序进行补偿，随后可以将该信号发送至缓冲器装置740。此外，补偿电路724可以通过参照寄存器722中的时序补偿信息来对从缓冲器装置740接收的信号的时序进行补偿。
缓冲器装置740可以包括寄存器742、补偿电路744和切换电路746。如上所述，作为对存储器装置760执行训练操作的结果而生成的时序补偿信息可以存储在寄存器742中。补偿电路744可以通过参照寄存器742中的时序补偿信息来对要发送至存储器装置760的信号的时序进行补偿，随后可以将该信号发送至存储器装置760。此外，补偿电路744可以对从存储器装置760接收的信号的时序进行补偿。
根据本发明构思的实施例的存储器系统700可以执行包括针对上述信号的时序补偿信息的存储操作。
图13A和图13B是示出存储器装置160的实施例的示图。
参照图13A，存储器装置MD可以包括存储器单元阵列MCA，并且存储器单元阵列MCA可以包括多个存储器块BLK1至BLKz。
参照图13B，存储器块BLKa可以包括多个单元串CS11至CS21以及CS12至CS22。多个单元串CS11至CS21以及CS12至CS22可以沿着行方向和列方向布置并且可以形成行和列。例如，沿着行方向布置的单元串CS11和CS12可以形成第一行，并且沿着行方向布置的单元串CS21和CS22可以形成第二行。沿着列方向布置的单元串CS11和CS21可以形成第一列，并且沿着列方向布置的单元串CS12和CS22可以形成第二列。单元串CS11和CS12以及CS21和CS22的每一个可以包括多个单元晶体管。多个单元晶体管可以包括地选择晶体管GSTa和GSTb、存储器单元MC1至MC6以及串选择晶体管SSTa和SSTb。每个单元串的地选择晶体管GSTa和GSTb、存储器单元MC1至MC6以及串选择晶体管SSTa和GSTb可以在垂直于平面(例如，存储器块BLKa的衬底的平面)的高度的方向上堆叠，在该平面中单元串CS11至CS21和CS12至CS22沿着行和列布置。
继续参照图13B，多个单元晶体管可以是例如电荷陷阱型晶体管，其具有根据在绝缘层中捕获的电荷量而变化的阈值电压。最底部的地选择晶体管GSTa可以共同连接至公共源极线CSL。多个单元串CS11至CS21和CS12至CS22的地选择晶体管GSTa和GSTb可以共同连接至地选择线GSL。设置在距衬底(或地选择晶体管GST)相同高度(或次序)处的存储器单元可共同连接到一条字线，并且设置在不同高度(或次序)处的存储器单元可连接到不同的字线WL1至WL6。在多个单元串CS11至CS21和CS12至CS22的相同高度(或次序)处的第一串选择晶体管SSTa中，不同行中的第一串选择晶体管SSTa可以连接至不同的串选择线SSL1a至SSL2a。在多个单元串CS11至CS21和CS12至CS22的相同高度(或次序)处的第二串选择晶体管SSTb中，不同行中的第二串选择晶体管SSTb可以连接至不同的串选择线SSL1b至SSL2b。
图14是根据本发明构思的实施例的存储器系统1000的框图。
参照图14，存储器系统1000可以包括存储器控制器1200和存储器模块1400。存储器模块1400可以包括至少一个存储器芯片1800和缓冲器芯片1600，每个存储器芯片1800包括存储器单元阵列，缓冲器芯片1600用于在存储器芯片1800和存储器控制器1200之间路由发送/接收信号或管理对存储器芯片1800的存储操作。存储器模块1400的存储器芯片1800可以被分类为第一等级R1和第二等级R2。缓冲器芯片1600可以包括训练块1620。
作为缓冲器芯片1600的一部分的训练块1620可以在诸如图1至图11中描述的实施例应用到训练块1620时对存储器芯片1800执行训练操作。在图14的示例中，存储器控制器1200的功能的一部分在具有LRDIMM形状的存储器模块中执行。然而，本发明构思的实施例不限于此。例如，当使用具有FBDIMM形状的存储器模块时，作为缓冲器芯片的高级存储器缓冲器(AMB)芯片也可以安装在存储器模块上。而且，可以使用具有不同形状的存储器模块，并且可以执行上述存储器控制器的至少一部分功能。
根据本发明构思的这个实施例，可以根据缓冲器芯片1600的元件以不同方式执行对多个存储器芯片1800的训练操作。
例如，如果缓冲器芯片1600不包括判定电路，则存储器控制器1200可以在对缓冲器芯片执行训练操作之后使用缓冲器芯片对存储芯片1800执行训练操作。
在另一个示例中，如果缓冲器芯片1600包括判定电路，则缓冲器芯片1600可以独立于存储器控制器1200来对存储器装置执行训练操作。此外，存储器控制器1200和缓冲器芯片1600之间的训练操作以及缓冲器芯片和存储器芯片之间的训练操作可以同时执行。通过同时执行训练操作，可以减小训练操作所需的时间。
图15是根据本发明构思的实施例的具有包括多个层的堆叠结构的半导体封装件2000的框图。
参照图15，半导体封装件2000可以包括多个层LA1至LAn。第一层LA1至第(n-1)层LAn-1的每一个可以是包括多个存储器核MC的存储器层(或存储器芯片)。多个存储器核MC可以包括用于存储数据的存储器单元阵列、行解码器、列解码器和读出放大器。第n层LAn可以是缓冲器层(或缓冲器芯片)。半导体封装件2000中的具有堆叠结构的层LA1至LAn可以经由硅通孔(TSV)2300彼此连接。
缓冲器层LAn可以与外部存储器控制器和存储器层LA1至LAn-1进行通信，并且可以在存储器层LA1至LAn-1与存储器控制器之间路由发送/接收信号。此外，缓冲器层LAn可以将从存储器控制器或存储器层LA1至LAn-1接收的信号排队。
此外，缓冲器层LAn可以包括训练块2200。缓冲器层LAn可以使用训练块2200对存储器层LA1至LAn-1执行训练操作。可以将图1至图11所述的实施例应用至缓冲器层LAn的训练操作方法。在实施例中，缓冲器层LAn可以对存储器层LA1至LAn-1执行训练操作，并且可以根据存储器核MC生成用于基层LAn与存储器层LA1至LAn-1之间的发送/接收信号的时序补偿信息。
图16是根据本发明构思的实施例的包括堆叠半导体芯片的半导体封装件的示图。
参照图16，半导体封装件3000可以是存储器模块，其包括安装在封装衬底3100(诸如印刷电路板(PCB))上的至少一个堆叠半导体芯片3300和片上系统(SOC)3400。中介层3200可以可选地设置在封装衬底3100上。堆叠半导体芯片3300可以形成为芯片叠芯片(COC)。堆叠半导体芯片3300可以包括堆叠在诸如逻辑芯片的缓冲器芯片3310上的至少一个存储器芯片3320。缓冲器芯片3310和至少一个存储器芯片3320可以经由TSV彼此连接。缓冲器芯片3310可以对存储器芯片3320执行训练操作，并且诸如在图1至图11中描述的实施例可以应用于缓冲器芯片3310的训练操作方法。例如，堆叠半导体芯片3300可以是500GB/秒至1TB/秒或更高的高带宽存储器(HBM)。
图17是示出制造具有根据本发明构思的实施例构造的缓冲器芯片的半导体封装件的方法的流程图。
例如可以将图17中的操作应用到本发明构思的如图14至图16所示的各种构造中。然而，本领域的普通技术人员应该理解和明白，本发明构思的实施例不限于示出及描述的示例。
参照操作S1700和图14，形成作为半导体封装件的一部分的包括布置的一个或多个存储器芯片1800的存储器系统。例如，存储器系统1000可以包括每个存储器芯片可具有存储器单元阵列的一个或多个存储器芯片1800、可具有训练块TB的缓冲器芯片1600以及经由缓冲器芯片1600控制存储器模块的存储操作的存储器控制器1200。缓冲器芯片1600路由来自一个或多个存储器芯片和存储器控制器的发送和接收信号。
在步骤S1710，训练操作取决于缓冲器芯片1600是否具有诸如先前所示和在此描述的判定电路。
如果缓冲器芯片1600具有判定电路，则在步骤S1720a处，缓冲器芯片可以对存储器控制器控制的存储器装置独立地执行训练操作。训练操作可以是之前公开的类型中的一个。
至少由于例如缓冲器芯片和存储器装置之间的训练操作可以被同时执行以使得可以减少执行训练操作的时间，所以本发明构思是对已知存储器结构的改进。
如果缓冲器芯片不包括判定电路，则在S1720b处，与例如在操作S1720a中的独立执行不同，存储器控制器1200可以首先对缓冲器芯片1600执行训练操作。随后，在存储器控制器1200的控制下，可以通过缓冲器芯片1600执行对一个或多个存储器装置的训练操作。
尽管在图17的上述示例中，根据判定电路是否包括在缓冲器芯片中而进行各种训练操作，但本发明构思不限于此。因此，根据缓冲器芯片的各个元件，可以例如如上所述以各种方式执行对存储器装置的训练操作。
虽然已经参考本发明构思的实施例示出并说明了本发明构思，但应当理解的是，在不背离权利要求的精神和范围的情况下，可以在这些示例性实施例中进行形式和细节方面的各种改变。
技术特征：
1.一种存储器系统，包括：
存储器模块，其包括多个存储器装置；
存储器控制器，其构造为控制对所述多个存储器装置的存储操作；以及
缓冲器装置，其连接在所述存储器装置和所述存储器控制器之间，所述缓冲器装置包括构造为对所述多个存储器装置执行训练操作的训练块；
其中，所述存储器控制器构造为控制所述训练块来执行所述训练操作。
2.根据权利要求1所述的存储器系统，其中，所述训练块包括信号延迟电路，并且所述存储器控制器构造为将对应于训练数据的模式数据与采样数据进行比较、基于所述模式数据与所述采样数据的比较结果生成用于控制所述信号延迟电路的延迟度的延迟控制信号、并且将所述延迟控制信号发送至所述缓冲器装置，所述采样数据是通过对来自在所述多个存储器装置中被选择为所述训练操作的对象的存储器装置的训练数据进行采样而生成的。
3.根据权利要求2所述的存储器系统，其中，从所述缓冲器装置接收所述采样数据，并且所述训练块使用用于所述训练操作的数据选通信号来对所述训练数据进行采样以生成所述采样数据。
4.根据权利要求2所述的存储器系统，其中，基于所述延迟控制信号，所述信号延迟电路将用于对所选择的存储器装置执行所述训练操作的信号进行延迟。
5.根据权利要求1所述的存储器系统，其中，当对所述多个存储器装置执行存储操作时，所述存储器控制器基于执行所述训练操作的结果来生成第一时序补偿信息，所述第一时序补偿信息用于由所述缓冲器装置在针对所述存储器装置发送/接收的信号的时序补偿操作期间进行参考，所述第一时序补偿信息被发送到所述缓冲器装置。
6.根据权利要求5所述的存储器系统，其中，所述多个存储器装置发送/接收的信号包括由所述缓冲器装置发送至所述多个存储器装置的第一数据选通信号以及所述缓冲器装置从所述多个存储器装置接收的第二数据选通信号。
7.根据权利要求5所述的存储器系统，其中，所述第一时序补偿信息包括与所述多个存储器装置中的每一个对应的时序补偿信息。
8.根据权利要求5所述的存储器系统，其中，所述缓冲器装置经由至少两个通道连接至所述多个存储器装置，并且所述第一时序补偿信息包括与所述通道中的每一个相对应的时序补偿信息。
9.根据权利要求5所述的存储器系统，其中，所述缓冲器装置基于所述第一时序补偿信息对从所述存储器控制器接收的信号和从所述存储器装置接收的信号的时序进行补偿，并且将从所述存储器控制器接收的信号发送至所述存储器装置以及将从所述存储器装置接收的信号发送至所述存储器控制器。
10.根据权利要求1所述的存储器系统，其中，当对所述缓冲器装置执行所述训练操作以及对所述存储器装置执行所述存储操作时，所述存储器控制器基于对所述缓冲器装置执行训练操作的结果生成第二时序补偿信息，所述第二时序补偿信息用于由所述存储器控制器在针对所述缓冲器装置发送/接收的信号的时序补偿操作期间进行参考。
11.根据权利要求10所述的存储器系统，其中，基于所述第二时序补偿信息，所述存储器控制器对要发送至所述缓冲器装置的信号和从所述缓冲器装置接收的信号的时序进行补偿。
12.根据权利要求10所述的存储器系统，其中，所述存储器控制器构造为首先对所述缓冲器装置执行所述训练操作，并且所述存储器控制器还构造为随后通过控制所述训练块的操作来对所述多个存储器装置执行所述训练操作。
13.一种存储器系统，包括：
存储器控制器，其构造为控制对多个存储器装置的存储操作；以及
存储器模块，其包括所述多个存储器装置以及连接在所述多个存储器装置和所述存储器控制器之间的缓冲器装置，
其中，所述缓冲器装置包括构造为对所述多个存储器装置执行训练操作的训练块，并且
其中，所述训练块使用从所述多个存储器装置当中用于所述训练操作的目标存储器装置接收的第一训练数据和第一数据选通信号来执行所述训练操作，并且生成第一时序补偿信息，所述第一时序补偿信息用于由所述缓冲器装置在针对所述多个存储器装置发送/接收的与存储操作相关的信号的时序补偿操作期间进行参考。
14.根据权利要求13所述的存储器系统，其中，当对所述目标存储器装置执行读取训练操作时，所述训练块包括：
信号延迟电路，其构造为延迟所述第一数据选通信号；
采样电路，其构造为使用延迟的第一数据选通信号来对所述第一训练数据进行采样并且生成第一采样数据；
比较电路，其构造为将对应于所述第一训练数据的第一模式数据与所述第一采样数据进行比较并且生成第一比较结果；以及
延迟调整电路，其构造为基于所述第一比较结果来生成用于控制所述第一数据选通信号的延迟度的第一延迟控制信号并且将所述第一延迟控制信号提供至所述信号延迟电路。
15.根据权利要求13所述的存储器系统，其中，当对所述目标存储器装置执行写入训练操作时，所述训练块包括：
采样电路，其构造为使用所述第一数据选通信号来对与第二模式数据对应的所述第一训练数据进行采样并且生成第二采样数据；
比较电路，其构造为将所述第二采样数据与所述第二模式数据进行比较并且生成第二比较结果；
延迟调整电路，其构造为基于所述第二比较结果来生成用于控制所述第一数据选通信号的延迟度的第二延迟控制信号；以及
信号延迟电路，其构造为基于所述第二延迟控制信号来延迟所述第一数据选通信号，并且将所述延迟的第一数据选通信号发送至所述多个存储器装置中的目标存储器装置。
16.根据权利要求13所述的存储器系统，其中，所述存储器控制器构造为对所述缓冲器装置执行训练操作并且基于对所述缓冲器装置执行的训练操作的结果来生成第二时序补偿信息，所述第二时序补偿信息用于由所述存储器控制器在针对所述缓冲器装置发送/接收的与存储操作相关的信号的时序补偿操作期间进行参考。
17.根据权利要求13所述的存储器系统，其中,所述训练块包括时序调整控制单元，其构造为从所述存储器控制器接收第二模式数据和第二数据选通信号、基于所述第二数据选通信号重新校准所述第二模式数据、并且将重新校准的第二模式数据和所述第二数据选通信号提供至所述目标存储器装置以对所述目标存储器装置执行训练操作。
18.根据权利要求13所述的存储器系统，其中，当在对从所述多个存储器装置中选择的存储器装置执行存储操作期间，从所选择的存储器装置接收到第四数据选通信号时，所述缓冲器装置基于所述第一时序补偿信息来补偿所述第四数据选通信号的时序。
19.一种存储器模块，包括：
多个存储器装置；以及
多个缓冲器装置，其构造为将信号路由至所述多个存储器装置以及路由来自所述多个存储器装置的信号，
其中，所述多个缓冲器装置包括：
第一子缓冲器装置，其连接至所述多个存储器装置中的第一存储器装置；
第二子缓冲器装置，其连接至所述多个存储器装置中的第二存储器装置；以及
主缓冲器装置，其连接至所述第一子缓冲器装置和所述第二子缓冲器装置，并且
其中，所述主缓冲器装置构造为对所述第一子缓冲器装置和所述第二子缓冲器装置执行第一训练操作，并且所述第一子缓冲器装置构造为对所述第一存储器装置执行第二训练操作，并且所述第二子缓冲器装置构造为对所述第二存储器装置执行第三训练操作，并且其中，所述第一训练操作、所述第二训练操作和所述第三训练操作包括生成针对读取训练操作和写入训练操作中的一个或多个的时序补偿信息。
20.根据权利要求19所述的存储器模块，其中，所述主缓冲器装置包括第一寄存器，其构造为存储作为执行所述第一训练操作的结果而生成的与所述第一子缓冲器装置和所述第二子缓冲器装置中的每一个相对应的时序补偿信息，并且
所述第一子缓冲器装置包括第二寄存器，其构造为存储作为执行所述第二训练操作的结果而生成的与所述第一存储器装置中的每一个相对应的时序补偿信息，并且
所述第二子缓冲器装置包括第三寄存器，其构造为存储作为执行所述第三训练操作的结果而生成的与所述第二存储器装置中的每一个相对应的时序补偿信息。
技术总结
本申请提供一种缓冲器装置以及包括该缓冲器装置的存储器模块和存储器系统，所述缓冲器装置包括用于对多个存储器装置执行训练操作的结构，以确保数据可靠。存储器控制器构造为控制对多个存储器装置的存储操作。存储器模块包括多个存储器装置以及连接在所述存储器装置和所述存储器控制器之间的缓冲器装置。缓冲器装置对存储器装置执行训练操作，该缓冲器装置包括具有信号延迟电路的训练块，并且存储器控制器通过控制所述训练块来执行所述训练操作。
技术研发人员：李将雨;任政炖;郑秉勋
受保护的技术使用者：三星电子株式会社
技术研发日：.08.23
技术公布日：.03.19
