本实施方式涉及一种存储装置。
背景技术：
作为存储装置，已知有NAND(Not AND，与非)型闪速存储器。
技术实现要素：
实施方式的存储装置具备：存储单元阵列，存储数据；控制电路，响应指令对存储单元阵列进行控制；及接收器，基于第1信号、第2信号、或地址及指令的运算结果成为活动状态，能够接收指令或数据。
附图说明
图1是第1实施方式的存储器系统的框图。
图2是第1实施方式的存储器系统的LUN的框图。
图3是第1实施方式的存储器系统的输入输出接口的电路图。
图4是第1实施方式的存储器系统的动作的概要图。
图5是表示第1实施方式的存储器系统的写入动作例的时序图。
图6是第1实施方式的存储器系统的读出动作例的时序图。
图7是第2实施方式的存储器系统的输入输出接口的电路图。
图8是表示第2实施方式的存储器系统的写入动作例的时序图。
图9是表示第2实施方式的存储器系统的写入动作例的时序图。
图10是表示第2实施方式的存储器系统的写入动作例的时序图。
图11是表示第2实施方式的存储器系统的读出动作例的时序图。
图12是表示第2实施方式的存储器系统的读出动作例的时序图。
图13是表示第2实施方式的存储器系统的读出动作例的时序图。
图14是表示第2实施方式的存储器系统的读出动作例的时序图。
图15是表示第2实施方式的变化例1的存储器系统的写入动作例的时序图。
图16是表示第2实施方式的变化例1的存储器系统的读出动作例的时序图。
图17是第2实施方式的变化例2的存储器系统的输入输出接口的电路图。
图18是第3实施方式的存储器系统的输入输出接口的电路图。
图19是表示第3实施方式的存储器系统的写入动作例的时序图。
图20是表示第3实施方式的存储器系统的写入动作例的时序图。
图21是表示第3实施方式的存储器系统的写入动作例的时序图。
图22是表示第3实施方式的存储器系统的读出动作例的时序图。
图23是表示第3实施方式的存储器系统的读出动作例的时序图。
图24是表示第3实施方式的存储器系统的读出动作例的时序图。
图25是表示第3实施方式的存储器系统的读出动作例的时序图。
图26是表示第3实施方式的存储器系统的写入动作例的时序图。
图27是表示第3实施方式的存储器系统的读出动作例的时序图。
图28是第3实施方式的变化例的存储器系统的输入输出接口的电路图。
图29是第4实施方式的存储器系统的输入输出接口的电路图。
图30是表示第4实施方式的存储器系统的模式选择动作的图。
图31是第4实施方式的变化例1的存储器系统的输入输出接口的电路图。
图32是第4实施方式的变化例2的存储器系统的输入输出接口的电路图。
图33是第4实施方式的变化例3的存储器系统的输入输出接口的电路图。
图34是第5实施方式的存储器系统的输入输出接口的电路图。
图35是表示第5实施方式的存储器系统的写入动作例的时序图。
图36是表示第5实施方式的存储器系统的写入动作例的时序图。
图37是表示第5实施方式的存储器系统的写入动作例的时序图。
图38是表示第5实施方式的存储器系统的读出动作例的时序图。
图39是表示第5实施方式的存储器系统的读出动作例的时序图。
图40是表示第5实施方式的存储器系统的读出动作例的时序图。
图41是表示第5实施方式的存储器系统的读出动作例的时序图。
图42是表示第5实施方式的变化例的存储器系统的写入动作例的时序图。
图43是表示第5实施方式的变化例的存储器系统的写入动作例的时序图。
图44是表示第5实施方式的变化例的存储器系统的写入动作例的时序图。
图45是表示第5实施方式的变化例的存储器系统的读出动作例的时序图。
图46是表示第5实施方式的变化例的存储器系统的读出动作例的时序图。
图47是表示第5实施方式的变化例的存储器系统的读出动作例的时序图。
图48是表示第5实施方式的变化例的存储器系统的读出动作例的时序图。
图49是第6实施方式的存储器系统的输入输出接口的电路图。
图50是表示第7实施方式的存储器系统的接收器的电路图。
图51是表示第7实施方式的存储器系统的第1接收器的电路图。
图52是表示第7实施方式的存储器系统的第2接收器的电路图。
图53是表示第1～5实施方式的存储器系统的动作条件的图。
具体实施方式
以下，参照附图对实施方式进行说明。在该说明时，在所有图中对共通的部分标注共通的参照符号。
＜1＞第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。
＜1-1＞构成
＜1-1-1＞存储器系统的整体构成
首先，利用图1，对包含本实施方式的半导体存储装置的存储器系统的大致的整体构成进行说明。图1是本实施方式的存储器系统的框图。
如图1所示，存储器系统1具备NAND型闪速存储器10与存储器控制器20。也可通过例如NAND型闪速存储器10与存储器控制器20的组合而构成一个半导体装置，作为其例，可列举SD(Secure Digital，安全数字)卡之类的存储卡或SSD(solid state drive，固态驱动器)等。
NAND型闪速存储器10具备多个存储单元晶体管，将数据非易失地存储。存储器控制器20通过NAND总线连接于NAND型闪速存储器10，且通过主机总线连接于主机设备30。而且，存储器控制器20控制NAND型闪速存储器10，响应从主机设备30接收到的命令，访问NAND型闪速存储器10。主机设备30例如为数码相机或个人计算机等，主机总线例如是按照SDTM(Secure Digital Touch Memory，安全数字接触式存储)接口的总线。
NAND总线进行按照NAND接口的信号的收发。该信号的具体例是芯片使能信号BCE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号BWE、读出使能信号RE、BRE、写入保护信号BWP、数据选通信号DQS、BDQS、输入输出信号DQ、及选通信号RY/BBY。在不对所述各信号加以区分的情况下，也可简单地记载为信号。
芯片使能信号BCE是用来选择NAND型闪速存储器10中包含的LUN(Logical unit number，逻辑单元号)100的信号。芯片使能信号BCE当选择LUN100时被激活(“低(Low)”电平)。
指令锁存使能信号CLE是用来向NAND型闪速存储器10通知对NAND型闪速存储器10的输入输出信号DQ为指令的信号。指令锁存使能信号CLE当使NAND型闪速存储器10获取指令时被激活(“高(High)”电平(低＜高))。
地址锁存使能信号ALE是用来向NAND型闪速存储器10通知对NAND型闪速存储器10的输入输出信号DQ为地址的信号。地址锁存使能信号ALE当使NAND型闪速存储器10获取地址时被激活(“高”电平)。
写入使能信号BWE是用来使NAND型闪速存储器10获取输入输出信号DQ的信号。写入使能信号BWE当使NAND型闪速存储器10获取输入输出信号DQ时被激活(“低”电平)。
读出使能信号RE是用来从NAND型闪速存储器10读出输入输出信号DQ的信号。读出使能信号BRE是RE的互补信号。读出使能信号RE及BRE当从NAND型闪速存储器10读出输入输出信号DQ时被激活(RE＝“高”电平、BRE＝“低”电平)。
写入保护信号BWP是用来在NAND型闪速存储器10的电源接通时或电源切断时等输入信号不确定的情况下，保护数据不被进行无法预期的删除或写入的信号。写入保护信号BWP当保护数据时被激活(“低”电平)。
输入输出信号DQ是例如8比特的信号。而且，输入输出信号DQ在NAND型闪速存储器10与存储器控制器20之间收发的指令、地址、写入数据、及读出数据等。
数据选通信号DQS是用来在存储器控制器20与NAND型闪速存储器10之间收发输入输出信号DQ(数据)的信号。数据选通信号BDQS是DQS的互补信号。NAND型闪速存储器10与从存储器控制器20供给的数据选通信号DQS及BDQS的时序对应地接收输入输出信号DQ(数据)。存储器控制器20与从NAND型闪速存储器10供给的数据选通信号DQS及BDQS的时序对应地接收输入输出信号DQ(数据)。数据选通信号DQS及BDQS当收发输入输出信号DQ时被激活(DQS＝“低”电平、BDQS＝“高”电平)。
就绪/忙碌信号RY/BBY是表示LUN100是就绪状态(能够接收来自存储器控制器20的命令的状态)还是忙碌状态(无法接收来自存储器控制器20的命令的状态)的信号。就绪/忙碌信号RY/BBY在忙碌状态的情况下设为“低”电平。
＜1-1-2＞存储器控制器的构成
利用图1，对存储器控制器20的构成的详情进行说明。如图1所示，存储器控制器20具备主机接口(主机I/F)210、内置存储器(RAM：Random access memory，随机访问存储器)220、处理器(CPU：Central processing unit，中央处理器)230、缓冲存储器240、及NAND接口(NAND I/F)250。
主机接口210经由主机总线与主机设备30连接，将从主机设备30接收到的命令及数据分别传输至处理器230及缓冲存储器240。主机接口210响应处理器230的命令，将缓冲存储器240内的数据向主机设备30传输。
处理器230控制存储器控制器20整体的动作。例如，处理器230在从主机设备30接收到写入命令时，响应此而对NAND接口250发布写入命令。读出及删除时也同样。处理器230执行耗损平均等用来管理NAND型闪速存储器10的各种处理。
NAND接口250经由NAND总线与NAND型闪速存储器10连接，负责与NAND型闪速存储器10的通信。而且，基于从处理器230接收到的命令，将芯片使能信号BCE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号BWE、读出使能信号RE、BRE、写入保护信号BWP、及数据选通信号DQS、BDQS输出至NAND型闪速存储器10。在写入时，将处理器230所发布的写入指令、及缓冲存储器240内的写入数据以输入输出信号DQ的形式传输至NAND型闪速存储器10。而且，在读出时，将处理器230所发布的读出指令以输入输出信号DQ的形式传输至NAND型闪速存储器10，而且，将从NAND型闪速存储器10读出的数据以输入输出信号DQ的形式接收，并将它传输至缓冲存储器240。
缓冲存储器240暂时保存写入数据或读出数据。
内置存储器220是例如DRAM(Dynamic random access memory，动态随机访问存储器)等半导体存储器，用作处理器230的作业区域。而且，内置存储器220保存用来管理NAND型闪速存储器10的固件或各种管理表格等。
＜1-1-3＞NAND型闪速存储器
＜1-1-3-1＞NAND型闪速存储器的构成
接下来，对NAND型闪速存储器10的构成进行说明。
如图1所示，NAND型闪速存储器10具备多个存储器组(在图1的例子中，作为一例为GP0及GP1)。
存储器组GP分别具备多个LUN100(在图1的例子中，作为一例为4个)。在分别区分多个LUN100的情况下，以LUN(m：m为任意整数)的表述表示。具体来说，存储器组GP0具备LUN(0)～LUN(3)，存储器组GP1具备LUN(4)～LUN(7)。LUN100是能够独立控制的最小单位。LUN100只要具备至少一个存储器芯片即可，也可具备2个以上的存储器芯片。在本实施方式中，对LUN100具备一个存储器芯片的情况进行说明。
在本实施方式中，设为对每一个存储器组GP输入独立的芯片使能信号BCE。换句话说，对同一个存储器组GP内的LUN100输入相同的芯片使能信号BCE。
在某个存储器组GP中，进行动作的LUN100可以是一个，也可以是多个。
＜1-1-3-2＞LUN的构成
接下来，利用图2，对LUN100的构成进行说明。
存储器控制器20与LUN100经由输入输出接口(Input/Output interface)101及控制信号输入接口(Control signal input interface)102而连接。
输入输出接口101具备接收器120及发送器130。而且，接收器120经由数据输入输出线(NAND总线中，收发输入输出信号DQ的配线)，将输入输出信号(DQ0～DQ7)输入。发送器130经由数据输入输出线，将输入输出信号(DQ0～DQ7)输出。
输入输出接口101当从数据输入输出线输出输入输出信号(DQ0～DQ7)时，将数据选通信号DQS及BDQS输出至存储器控制器20。
控制信号输入接口102从存储器控制器20接收芯片使能信号BCE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号BWE、读出使能信号RE、BRE、写入保护信号BWP、及数据选通信号DQS、BDQS。
虽然在图2中未图示，但也在LUN100设置着电力供给用的Vcc/Vss/Vccq/Vssq端子等。
控制电路103将经由输入输出接口101从存储单元阵列(Memory cell array)110读出的数据输出至存储器控制器20。控制电路103经由控制信号输入接口102接收写入、读出、删除、及状态读取等各种指令、地址、及写入数据。
控制电路103控制指令寄存器(Command register)104、地址寄存器(Address register)105、状态寄存器(Status register)106、感测放大器(Sense amp)111、数据寄存器(Data register)112、列解码器(Column decoder)113、及行地址解码器(Row address decoder)115。
控制电路103在数据的编程、验证、读出、删除时，对存储单元阵列110、感测放大器111、及行解码器115供给所需电压。
指令寄存器104存储从控制电路103输入的指令。
地址寄存器105例如存储从存储器控制器20供给的地址。而且，地址寄存器105将所存储的地址转换为内部物理地址(列地址及行地址)。而且，地址寄存器105将列地址供给至列缓冲器(Column buffer)114，且将行地址供给至行地址缓冲解码器(Row address buffer decoder)116。
状态寄存器106用来向外部告知LUN100内部的各种状态。状态寄存器106具有保存表示LUN100处于就绪/忙碌状态中的哪一个的数据的就绪/忙碌寄存器(未图示)、保存表示写入的成功/失败的数据的写入状态寄存器(未图示)等。
存储单元阵列110包含多条位线BL、多条字线WL、及源极线SL。该存储单元阵列110包括呈矩阵状地配置有可电改写的存储单元晶体管(也简称为存储单元)MC的多个块BLK。存储单元晶体管MC例如具有包含控制栅极电极及电荷蓄积层(例如浮动栅极电极)的积层栅极，根据由注入至浮动栅极电极的电荷量决定的晶体管的阈值的变化存储二值或多值数据。另外，存储单元晶体管MC也可具有将电子捕获至氮化膜的MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属-氧化物-氮化物-氧化物-硅)构造。
而且，关于存储单元阵列110的构成，也可为其它构成。也就是说，关于存储单元阵列110的构成，例如记载在题为“三维积层非易失性半导体存储器”的在3月19日提出申请的美国专利申请12/407,403号中。另外，记载在题为“三维积层非易失性半导体存储器”的在3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法”的在3月25日提出申请的美国专利申请12/679,991号题为“半导体存储器及其制造方法”的在3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。
感测放大器111在数据的读出动作时，感测从存储单元晶体管MC读出至位线的数据。
数据寄存器112包括SRAM(Static Random-Access Memory，静态随机访问存储器)等。数据寄存器112存储从存储器控制器20供给的数据或由感测放大器111侦测出的验证结果等。
列解码器113将列缓冲器114中存储的列地址信号解码，将选择哪一条位线BL的选择信号输出至感测放大器111。
列缓冲器114暂时存储从地址寄存器105输入的列地址信号。
行地址解码器115将经由行地址缓冲解码器116输入的行地址信号解码。而且，行地址解码器115选择并驱动存储单元阵列110的字线WL及选择栅极线SGD、SGS。
行地址缓冲解码器116暂时存储从地址寄存器105输入的行地址信号。
＜1-1-3-3＞输入输出接口的构成
接下来，利用图3，对输入输出接口101的构成具体地进行说明。
如图3所示，输入输出接口101基于指令锁存使能信号CLE、地址锁存使能信号ALE、来自指令寄存器104或地址寄存器105的信号，进行输入输出信号DQ的输入输出。
具体来说，指令寄存器104基于写入使能信号BWE，将存储部104a中存储的指令CMD输出至输入输出接口101的AND(与)运算电路101a。指令寄存器104当输出指令CMD时，在输入下一指令之前维持“高”电平状态。地址寄存器105基于写入使能信号BWE，将存储部105a中存储的地址ADD输出至输入输出接口101的AND运算电路101a。地址寄存器105在选择自身的LUN100的情况下，维持“高”电平状态。
AND运算电路101a基于指令CMD及地址ADD，将运算结果输出至OR(或)运算电路101b。AND运算电路101a只在指令CMD及地址ADD均为“高”电平的情况下，输出“高”电平的信号。
OR运算电路101b基于AND运算电路101a的运算结果、指令锁存使能信号CLE、或地址锁存使能信号ALE，产生信号EN。OR运算电路101b只在AND运算电路101a的运算结果、指令锁存使能信号CLE、及地址锁存使能信号ALE全部为“低”电平的情况下，输出“低”电平的信号EN。换句话说，OR运算电路101b在AND运算电路101a的运算结果、指令锁存使能信号CLE、及地址锁存使能信号ALE的至少一个为“高”电平的情况下，输出“高”电平的信号EN。以下，有时将使信号EN从“低”电平变为“高”电平记载为“上升”，将使信号EN从“高”电平变为“低”电平记载为“下降”。
接收器120基于信号EN、及输入输出信号DQ，将输入输出信号DQ接收到LUN100的内部。具体来说，NAND运算电路101c基于从OR运算电路101b供给的信号EN、及从存储器控制器20供给的输入输出信号DQ，产生信号。NAND运算电路101c只在信号EN、及输入输出信号DQ均为“高”电平的情况下，产生“低”电平的信号。而且，反相器101d反转输出NAND运算电路101c的运算结果。也就是说，接收器120只在信号EN、及输入输出信号DQ均为“高”电平的情况下，将输入输出信号DQ接收到LUN100内部。
以下，有时将对接收器120输入有“高”电平的信号EN的状态记载为“活动状态”，将对接收器120输入有“低”电平的信号EN的状态记载为“待用状态”。接收器120为活动状态时，为可接收输入输出数据DQ的状态。而且，接收器120为待用状态时，为无法接收输入输出数据DQ的状态。
＜1-2＞动作
＜1-2-1＞存储器系统的动作的概要
利用图4，对本实施方式的存储器系统的动作的概要进行说明。
图4中，着眼于存储器组GP0的动作，对从LUN(0)向LUN(1)变更访问(写入动作、读出动作等)时的动作的概要进行说明。如图4所示，对LUN(0)进行访问的过程中，LUN(0)内的信号EN成为“高”电平，LUN(1)～LUN(3)内的信号EN成为“低”电平。也就是说，对LUN(0)进行访问的过程中，LUN(0)的接收器120设为活动状态，LUN(1)～LUN(3)的接收器120设为待用状态。
然后，在时刻T0，存储器系统1进行LUN切换动作。此时，至少存储器组GP0内的所有LUN(LUN(0)～LUN(3))内的信号EN成为“高”电平。也就是说，在LUN切换动作时，至少存储器组GP0内的所有LUN(LUN(0)～LUN(3))的接收器120设为活动状态。
在时刻T1，如果确定LUN(1)的地址作为选择LUN地址，那么开始访问LUN(1)。访问LUN(1)的过程中，LUN(1)内的信号EN成为“高”电平，LUN(0)、LUN(2)、LUN(3)内的信号EN成为“低”电平。也就是说，访问LUN(1)的过程中，LUN(1)的接收器120设为活动状态，LUN(0)、LUN(2)、LUN(3)的接收器120设为待用状态。
＜1-2-2＞写入动作例1
利用图5，对本实施方式的存储器系统1的写入动作例1进行说明。此处，对存储器组GP0中的指令序列进行说明。
在时刻T2，存储器控制器20将指令锁存使能信号CLE激活(“高”电平)。在时刻T2的时间点，芯片使能信号BCE被激活(“低”电平)。如果指令锁存使能信号CLE被激活，那么像图3中所说明的那样，信号EN成为“高”电平。
LUN100在指令锁存使能信号CLE被激活之后，作为用于指令输入的设置所需的期间，必须以期间tCALS待机。
在从时刻T2经过期间tCALS后的时刻T3，存储器控制器20发布指令“01h”及“80h”。
指令“01h”是在存储单元晶体管MC能够保存3比特数据的情况下等发布的指令。更具体来说，指令“01h”是指定第1页的指令。此处，作为一例，记载了指令“01h”，但并不限于此。在存储器控制器20指定其它页的情况下，也可输入其它指令。指令“80h”是指定写入动作的指令。
存储器控制器20每当发布指令、地址、及数据等信号时，便将写入使能信号BWE激活(“低”电平)。而且，每当触发写入使能信号BWE时，便将信号获取至LUN100。
接着，存储器控制器20例如以5个周期发布地址(C1、C2：列地址、R1～R3：行地址)，并且将地址锁存使能信号ALE激活(“高”电平)。
当发布地址时，指令锁存使能信号CLE被否定(“低”电平)，但地址锁存使能信号ALE被激活。如果地址锁存使能信号ALE被激活，那么像图3中所说明的那样，信号EN成为“高”电平。也就是说，当接收地址时，LUN100将信号EN维持为“高”电平。
且说，例如行地址R3中包含选择LUN地址，通过将行地址R3供给至LUN100，而选择LUN100确定。如果选择LUN100确定，那么像图3中所说明的那样，在选择LUN100内，地址锁存电路105输出“高”电平的信号。结果，选择LUN100内的信号EN维持“高”电平。另一方面，在非选择LUN100内，地址锁存电路105输出“低”电平的信号。结果，选择LUN100内的信号EN成为“低”电平。换句话说，选择LUN100的接收器120维持为活动状态，非选择LUN100的接收器120成为待用状态。
接着，存储器控制器20以多个周期输出写入数据(D0～Dn)。其间，信号ALE及CLE被否定(“L”电平)。由LUN100接收的写入数据被保存至感测放大器111内的页缓冲器。
虽然在图5中未图示，但存储器控制器20发布写入指令“10H”，并且将指令锁存使能信号CLE激活。当接收指令“10h”时，控制电路103开始写入动作，LUN100成为忙碌状态(RY/BBY＝“低”电平)。
＜1-2-3＞读出动作例1
利用图6，对本实施方式的存储器系统1的读出动作例1进行说明。此处，对存储器组GP0中的指令序列进行说明。
在时刻T5，存储器控制器20将指令锁存使能信号CLE激活。在时刻T5的时间点，芯片使能信号BCE被激活。如果指令锁存使能信号CLE被激活，那么信号EN成为“高”电平。
在从时刻T5经过期间tCALS后的时刻T6，存储器控制器20发布读出指令“05h”。
接着，存储器控制器20例如以5个周期发布地址(C1、C2：列地址、R1～R3：行地址)，并且将地址锁存使能信号ALE激活(“高”电平)。
存储器控制器20发布指令“E0h”。LUN100当接收指令“E0h”时开始读出动作。
指令寄存器104辨识被存储器控制器20要求的动作为读出动作。而且，指令寄存器104将“低”电平的信号供给至AND运算电路101a(参照图3)。由此，信号EN成为“低”电平。也就是说，接收器120成为待用状态。
＜1-3＞效果
根据所述实施方式，使用地址ADD、指令CMD、指令锁存使能信号CLE、地址锁存使能信号ALE等，适当控制LUN100与数据输入输出线的电连接。
例如在写入动作中，如果非选择LUN100接收了写入数据，那么不必要的电流会流动至LUN100。然而，通过采用所述实施方式，可抑制非选择LUN100的动作电流。
另外，在读出动作中，LUN100无须接收数据。通过采用所述实施方式，可抑制LUN100的动作电流。
＜2＞第2实施方式
对第2实施方式进行说明。在第2实施方式中，对输入输出接口的其它构成进行说明。此外，第2实施方式的存储装置的基本构成及基本动作与所述第1实施方式的存储装置相同。因此，省略关于所述第1实施方式中说明的事项及能从所述第1实施方式类推的事项的说明。
＜2-1＞输入输出接口的构成
接下来，利用图7，对第2实施方式的存储器系统的输入输出接口101的构成具体地进行说明。
如图7所示，输入输出接口101基于指令锁存使能信号CLE、地址锁存使能信号ALE、来自指令寄存器104或地址寄存器105的信号，进行输入输出信号DQ的输入输出。
具体来说，NAND运算电路101g基于指令锁存使能信号CLE及地址锁存使能信号ALE，将运算结果输出至NAND运算电路101h。NAND运算电路101g只在指令锁存使能信号CLE及地址锁存使能信号ALE均为“高”电平的情况下，产生“低”电平的信号。
NAND运算电路101h及NAND运算电路101i构成RS(Reset-Set，复位/置位)触发器电路。具体来说，NAND运算电路101h基于NAND运算电路101g及NAND运算电路101i的运算结果，输出运算结果。NAND运算电路101i基于NAND运算电路101h的运算结果、及来自指令寄存器104的信号(例如指令CMD)，输出运算结果。
对本RS触发器电路的动作简单地进行说明。在来自NAND运算电路101g的信号为“高”电平且来自指令寄存器104的信号为“低”电平的情况下，NAND运算电路101h输出“低”电平的信号。而且，在来自NAND运算电路101g的信号为“低”电平且来自指令寄存器104的信号为“高”电平的情况下，NAND运算电路101h输出“高”电平的信号。另外，即使在NAND运算电路101h的输出信号确定的状态下，来自NAND运算电路101g的信号或来自指令寄存器104的信号产生变化，NAND运算电路101h的输出信号也被保存。
OR运算电路101j基于NAND运算电路101h的运算结果、及来自地址寄存器105的信号，产生信号EN。OR运算电路101j只在NAND运算电路101h的运算结果、来自地址寄存器105的信号均为“低”电平的情况下，输出“低”电平的信号EN。换句话说，OR运算电路101j在NAND运算电路101h的运算结果、来自地址寄存器105的信号的至少一个为“高”电平的情况下，输出“高”电平的信号EN。
接收器120只在信号EN、及输入输出信号DQ均为“高”电平的情况下，将输入输出信号DQ接收到LUN100内部。
＜2-2＞动作
第1实施方式中所说明的动作与第2实施方式的动作的不同点在于LUN100内的信号EN的上升方法。
第1实施方式的存储器系统1中，基于指令锁存使能信号CLE的激活使信号EN上升。第2实施方式的存储器系统1中，通过将指令锁存使能信号CLE及地址锁存使能信号ALE同时激活，使信号EN上升。将指令锁存使能信号CLE及地址锁存使能信号ALE同时激活的动作成为用来使信号EN上升的动作。
＜2-2-1＞写入动作例2
利用图8，对本实施方式的存储器系统1的写入动作例2进行说明。此处，对存储器组GP0中的指令序列进行说明。
在时刻T8，存储器控制器20将指令锁存使能信号CLE及地址锁存使能信号ALE激活。由此，像利用图7所说明的那样，信号EN成为“高”电平。然后，存储器控制器20将指令锁存使能信号CLE及地址锁存使能信号ALE否定。因此，NAND运算电路101h的输入信号产生变化，但NAND运算电路101i的输入信号不变化，所以，NAND运算电路101h的输出信号保持为“高“电平。结果，信号EN保持为“高”电平。
在从时刻T8经过期间tCALS后的时刻T9，存储器控制器20发布写入指令“01h”及“80h”。
在时刻T10，选择LUN100确定时，像利用图7所说明的那样，在选择LUN100内，地址锁存电路105输出“高”电平的信号。结果，选择LUN100内的信号EN维持“高”电平。另一方面，在非选择LUN100内，地址锁存电路105输出“低”电平的信号。结果，选择LUN100内的信号EN成为“低”电平。换句话说，选择LUN100的接收器120维持活动状态，非选择LUN100设为待用状态。
存储器控制器20例如以5个周期发布地址(C1、C2：列地址、R1～R3：行地址)，并且将地址锁存使能信号ALE激活(“高”电平)。
接着，存储器控制器20以多个周期输出写入数据(D0～Dn)。其间，信号ALE及CLE被否定。由LUN100接收的写入数据被保存至感测放大器130内的页缓冲器。
＜2-2-2＞写入动作例3
利用图9、图10，对本实施方式的存储器系统1的写入动作例3进行说明。此处，对存储器组GP0中的指令序列进行说明。
写入动作例3中的信号EN的上升方法由于与写入动作例2相同，所以省略说明。此处，对非选择LUN100中的信号EN的下降时序进行说明。
例如，行地址R3中包含选择LUN地址。通过将行地址R3供给至LUN100，而选择LUN100确定。如果选择LUN100确定，那么选择LUN100内的信号EN维持“高”电平，非选择LUN100内的信号EN成为“低”电平。换句话说，选择LUN100的接收器120维持为活动状态，非选择LUN100设为待用状态。
如图9所示，刚接收到行地址R3之后，非选择LUN100内的信号EN也可成为“低”电平。如图10所示，在数据的输入输出前后的时序，非选择LUN100内的信号EN也可成为“低”电平。
＜2-2-3＞读出动作例2
利用图11，对本实施方式的存储器系统1的读出动作例2进行说明。此处，对存储器组GP0中的指令序列进行说明。
读出动作例2中的信号EN的上升方法与写入动作例2相同。
在时刻T13，存储器控制器20将指令锁存使能信号CLE及地址锁存使能信号ALE激活。由此，像利用图7所说明的那样，信号EN成为“高”电平。
在从时刻T13经过期间tCALS后的时刻T14，发布读出指令“05h”。
指令寄存器104当接收“05h”时，辨识被存储器控制器20要求的动作为读出动作。然后，指令寄存器104将“低”电平的信号供给至AND运算电路101a(参照图3)。由此，信号EN成为“低”电平。也就是说，接收器120成为待用状态。
＜2-2-4＞读出动作例3
利用图12～图14，对本实施方式的存储器系统1的读出动作例3进行说明。此处，对存储器组GP0中的指令序列进行说明。
读出动作例3中的信号EN的上升方法由于与读出动作例2相同，所以省略说明。此处，对LUN100中的信号EN的下降时序进行说明。
指令寄存器104辨识被存储器控制器20要求的动作为读出动作。然后，指令寄存器104将“低”电平的信号供给至AND运算电路101a(参照图3)。由此，信号EN成为“低”电平。也就是说，接收器120成为待用状态。
如图12所示，刚接收到行地址R3之后，LUN100内的信号EN也可成为“低”电平。另外，如图13所示，刚接收到指令“E0h”之后，LUN100内的信号EN也可成为“低”电平。另外，如图14所示，在数据的输入输出前后的时序，LUN100内的信号EN也可成为“低”电平。
＜2-3＞效果
根据所述实施方式，通过将指令锁存使能信号CLE及地址锁存使能信号ALE同时激活，而多个LUN100的接收器120成为活动状态。
随着数据的输入输出的高速化，必须使指令地址输入周期高速化。例如在第1实施方式的情况下，如果数据的输入输出高速化，那么有可能产生如下问题：在指令锁存使能信号CLE被激活之后，用于指令输入的设置所需的期间变得不足，而来不及设置。换句话说，有可能产生如下问题：在指令输入之前，不经由接收器120将LUN100电连接于数据输入输出线，而LUN100无法恰当地接收指令。
因此，在本实施方式中，在为了指令输入将指令锁存使能信号CLE激活之前，使接收器120为活动状态。由此，与第1实施方式相比，可缓和实质的期间tCALS。因此，可提供一种随着数据的输入输出的高速化而能够恰当地进行输入输出信号DQ的收发的存储器系统。
＜2-4＞第2实施方式的变化例1
＜2-4-1＞写入动作例4
利用图15，对本实施方式的存储器系统1的写入动作例4进行说明。此处，对存储器组GP0中的指令序列进行说明。
写入动作例4中的信号EN的上升方法由于与第2实施方式的写入动作例2相同，所以省略说明。此处，对非选择LUN100中的信号EN的下降时序进行说明。
例如，行地址R3中包含选择LUN地址。通过将行地址R3供给至LUN100，而选择LUN100确定。如图7所示，选择LUN100确定，进而输入指令“XXh”时，指令寄存器104的输出信号成为“低”电平。另一方面，在选择LUN100中，地址寄存器105维持“高”电平的信号，在非选择LUN100中，地址寄存器105输出“低”电平的信号。因此，选择LUN100内的信号EN维持“高”电平，非选择LUN100内的信号EN成为“低”电平。换句话说，选择LUN100的接收器120维持活动状态，非选择LUN100的接收器120设为待用状态。
＜2-4-2＞读出动作例4
利用图16，对本实施方式的存储器系统1的读出动作例4进行说明。此处，对存储器组GP0中的指令序列进行说明。
读出动作例4中的信号EN的上升方法由于与第2实施方式的读出动作例2相同，所以省略说明。此处，对LUN100中的信号EN的下降时序进行说明。
指令寄存器104当接收“XXh”时，辨识被存储器控制器20要求的动作为读出动作。然后，指令寄存器104将“低”电平的信号供给至AND运算电路101a(参照图3)。由此，信号EN成为“低”电平。也就是说，接收器120成为待用状态。
＜2-5＞第2实施方式的变化例2
利用图17，对第2实施方式的变化例2的存储器系统的输入输出接口101的构成具体地进行说明。
图17所示的输入输出接口101具备以在数据输出时接收器120不电连接于LUN100与数据输入输出线的方式进行控制的电路。
具体来说，如图17所示，输入输出接口101具备NAND电路101k。而且，NAND运算电路101k基于指令锁存使能信号CLE的反转信号～CLE、地址锁存使能信号ALE的反转信号～ALE、芯片使能信号BCE的反转信号～BCE、写入使能信号BWE，将运算结果输出至NAND运算电路101l。NAND运算电路101k只在信号～CLE、～ALE、～BCE、及BWE全部为“高”电平的情况下，产生“低”电平的信号。
NAND运算电路101l及NAND运算电路101m构成RS触发器电路。具体来说，NAND运算电路101l基于NAND运算电路101k及NAND运算电路101m的运算结果，输出运算结果。NAND运算电路101m基于NAND运算电路101l的运算结果、及读出使能信号BRE，输出运算结果。
对本RS触发器电路的动作简单地进行说明。在来自NAND运算电路101k的信号为“高”电平且读出使能信号BRE为“低”电平的情况下，NAND运算电路101l输出“低”电平的信号。而且，在来自NAND运算电路101k的信号为“低”电平且读出使能信号BRE为“高”电平的情况下，NAND运算电路101l输出“高”电平的信号。另外，即使在NAND运算电路101l的输出信号确定的状态下，来自NAND运算电路101k的信号或读出使能信号BRE产生变化，NAND运算电路101l的输出信号也被保存。
然后，反相器101n使NAND运算电路101l的输出信号反转，并供给至AND运算电路101o。
AND运算电路101o基于反相器101n的输出信号及来自地址寄存器105的信号，将运算结果输出至OR运算电路101p。AND运算电路101o只在反相器101n的输出信号及来自地址寄存器105的信号均为“高”电平的情况下，输出“高”电平的信号。
OR运算电路101p基于AND运算电路101o及NAND运算电路101h的运算结果，产生信号EN。OR运算电路101p只在AND运算电路101o及NAND运算电路101h的运算结果均为“低”电平的情况下，输出“低”电平的信号EN。换句话说，OR运算电路101p在AND运算电路101o及NAND运算电路101h的运算结果的至少一个为“高”电平的情况下，输出“高”电平的信号EN。
在数据的输出期间，信号～CLE、～ALE、～BCE、BWE、及BREA全部成为“高”电平。结果，NAND运算电路101l的输出信号输出“高”电平的信号。结果，在数据的输出期间，信号EN成为“低”电平。
像这样，第2实施方式的变化例2的存储器系统的输入输出接口101能够以在数据输出时接收器120不电连接于LUN100与数据输入输出线的方式进行控制。
＜3＞第3实施方式
对第3实施方式进行说明。在第3实施方式中，对输入输出接口的其它构成进行说明。此外，第3实施方式的存储装置的基本构成及基本动作与所述第1、第2实施方式的存储装置相同。因此，省略关于所述第1、第2实施方式中说明的事项及能从所述第1、第2实施方式类推的事项的说明。
＜3-1＞输入输出接口的构成
接下来，利用图18，对第3实施方式的存储器系统的输入输出接口101的构成具体地进行说明。第3实施方式的存储器系统的输入输出接口101与第2实施方式的存储器系统的输入输出接口101相比，进而基于写入使能信号BWE的反转信号～BWE，进行输入输出信号DQ的输入输出。
具体来说，NAND运算电路101g1基于信号CLE、ALE、及～BWE，将运算结果输出至NAND运算电路101h。NAND运算电路101g1只在信号CLE、ALE、及～BWE全部为“高”电平的情况下，产生“低”电平的信号。
＜3-2＞动作
第2实施方式中说明的动作与第3实施方式的动作的不同点在于LUN100内的信号EN的上升方法。
第2实施方式的存储器系统1中，通过将指令锁存使能信号CLE及地址锁存使能信号ALE同时激活，而使信号EN上升。另一方面，第3实施方式的存储器系统1中，通过将指令锁存使能信号CLE、地址锁存使能信号ALE、及写入使能信号BWE同时激活，而使信号EN上升。也就是说，将信号CLE、ALE、及BWE同时激活的动作成为用来使信号EN上升的动作。
＜3-2-1＞写入动作例5
利用图19，对本实施方式的存储器系统1的写入动作例5进行说明。此处，对存储器组GP0中的指令序列进行说明。
在时刻T8，存储器控制器20将指令锁存使能信号CLE、地址锁存使能信号ALE、及写入使能信号BWE激活。由此，像利用图18所说明的那样，信号EN成为“高”电平。然后，存储器控制器20将指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号BWE否定。因此，NAND运算电路101h的输入信号产生变化，但NAND运算电路101i的输入信号不变化，所以，NAND运算电路101h的输出信号保持为“高”电平。结果，信号EN保持为“高”电平。
时刻T9之后的动作与利用图8所说明的动作相同。
＜3-2-2＞其它访问动作
如图20所示，也可对利用图9所说明的写入动作例3应用写入动作例5的信号EN的上升方法。
同样地，如图21所示，也可对利用图10所说明的写入动作例3应用写入动作例5的信号EN的上升方法。
如图22所示，也可对利用图11所说明的读出动作例2应用写入动作例5的信号EN的上升方法。
同样地，如图23所示，也可对利用图12所说明的读出动作例3应用写入动作例5的信号EN的上升方法。
同样地，如图24所示，也可对利用图13所说明的读出动作例3应用写入动作例5的信号EN的上升方法。
同样地，如图25所示，也可对利用图14所说明的读出动作例3应用写入动作例5的信号EN的上升方法。
同样地，如图26所示，也可对利用图15所说明的写入动作例4应用写入动作例5的信号EN的上升方法。
同样地，如图27所示，也可对利用图16所说明的读出动作例4应用写入动作例5的信号EN的上升方法。
＜3-3＞效果
根据所述实施方式，可获得与第2实施方式相同的效果。
＜3-4＞第3实施方式的变化例
接下来，利用图28，对第3实施方式的变化例的存储器系统的输入输出接口101的构成具体地进行说明。第3实施方式的变化例的存储器系统的输入输出接口101与第2实施方式的变化例2的存储器系统的输入输出接口101相比，进而基于写入使能信号BWE的反转信号～BWE，进行输入输出信号DQ的输入输出。
具体来说，NAND运算电路101g1基于信号CLE、ALE、及～BWE，将运算结果输出至NAND运算电路101h。NAND运算电路101g1只在信号CLE、ALE、及～BWE全部为“高”电平的情况下，产生“低”电平的信号。
＜4＞第4实施方式
对第4实施方式进行说明。在第4实施方式中，对输入输出接口的其它构成进行说明。此外，第4实施方式的存储装置的基本构成及基本动作与所述第1～第3实施方式的存储装置相同。因此，省略关于所述第1～第3实施方式中说明的事项及能从所述第1～第3实施方式类推的事项的说明。
＜4-1＞输入输出接口的构成
如图29所示，可将第1实施方式的存储器系统1的输入输出接口101与第2实施方式的存储器系统1的输入输出接口101组合。
而且，如图29所示，通过开关电路101q，可选择使用第1实施方式的存储器系统1的输入输出接口101与第2实施方式的存储器系统1的输入输出接口101中哪一者的信号EN。例如，通过“Set Feature(设定特性)”动作等，产生信号MS，并输入至开关电路101q，由此可选择输出信号。“Set Feature”动作例如是指变更LUN100的动作模式等的动作。
＜4-2＞动作
此处，利用图30，对本实施方式的存储器系统的模式选择动作进行说明。
如图30所示，当存储器系统1的电源接通(Power on)时，LUN100设定为第1动作模式。然后，存储器控制器20发布初始化指令“FFh”。接着，存储器控制器20进行“Set Feature”动作。
具体来说，存储器控制器20对LUN100依次发布“Set Feature”动作相关的指令“EFh”及“YYh”，然后，发布动作模式的变更相关的信息(W-B0～W-B3)。
LUN100当接收指令“EFh”及“YYh”与信息(W-B0～W-B3)时，变更动作模式。例如，在本实施例中，变更为第2动作模式。
此处，对从第1动作模式变更为第2动作模式的情况下的开关电路101q的动作简单地进行说明。如图29所示，例如，在第1动作模式中，有时以将OR电路101b的输出信号作为信号EN选择输出的方式控制开关电路101q。但是，通过切换为第2动作模式，而以将OR电路101j的输出信号作为信号EN选择输出的方式控制开关电路101q。
然后，只要不通过“Set Feature”动作变更动作模式，LUN100就以第2动作模式进行动作。
在想要使LUN100以第1动作模式进行动作的情况下，必须再次通过“Set Feature”动作变更动作模式。
＜4-3＞效果
如上所述，通过使用开关电路101q，可将第1及第2实施方式恰当地组合并恰当地进行动作。
＜4-4＞第4实施方式的变化例1
如图31所示，可将第1实施方式的存储器系统1的输入输出接口101与第2实施方式的变化例2的存储器系统1的输入输出接口101组合。
而且，如图31所示，通过开关电路101r，可选择使用第1实施方式的存储器系统1的输入输出接口101与第2实施方式的变化例2的存储器系统1的输入输出接口101中哪一者的信号。例如，通过“Set Feature”动作等，产生信号MS，并输入至开关电路101r，由此可选择输出信号。关于“Set Feature”动作，与利用图30所说明的动作相同。
＜4-5＞第4实施方式的变化例2
如图32所示，可将第1实施方式的存储器系统1的输入输出接口101与第3实施方式的存储器系统1的输入输出接口101组合。
而且，如图32所示，通过开关电路101q，可选择使用第1实施方式的存储器系统1的输入输出接口101与第3实施方式的存储器系统1的输入输出接口101中哪一者的信号。例如，通过“Set Feature”动作等，产生信号MS，并输入至开关电路101q，由此可选择输出信号。关于“Set Feature”动作，与利用图30所说明的动作相同。
＜4-6＞第4实施方式的变化例3
如图33所示，可将第1实施方式的存储器系统1的输入输出接口101与第3实施方式的变化例的存储器系统1的输入输出接口101组合。
而且，如图33所示，通过开关电路101r，可选择使用第1实施方式的存储器系统1的输入输出接口101与第3实施方式的变化例的存储器系统1的输入输出接口101中哪一者的信号。例如，通过“Set Feature”动作等，产生信号MS，并输入至开关电路101r，由此可选择输出信号。关于“Set Feature”动作，与利用图30所说明的动作相同。
＜5＞第5实施方式
对第5实施方式进行说明。在第5实施方式中，对输入输出接口的其它构成进行说明。此外，第5实施方式的存储装置的基本构成及基本动作与所述第1、第2实施方式的存储装置相同。因此，省略关于所述第1、第2实施方式中说明的事项及能从所述第1、第2实施方式类推的事项的说明。
＜5-1＞输入输出接口的构成
接下来，利用图34，对输入输出接口101的构成具体地进行说明。
如图34所示，输入输出接口101基于写入保护信号BWP的反转信号～BWP、或来自地址寄存器105的信号，进行输入输出信号DQ的输入输出。
OR运算电路101s基于信号～BWP及来自地址寄存器105的信号，产生信号EN。OR运算电路101s只在信号～BWP及来自地址寄存器105的信号均为“低”电平的情况下，输出“低”电平的信号EN。换句话说，OR运算电路101s在信号～BWP及来自地址寄存器105的信号的至少一个为“高”电平的情况下，输出“高”电平的信号EN。
接收器120基于信号EN、及输入输出信号DQ，将输入输出信号DQ接收到LUN100的内部。接收器120只在信号EN、及输入输出信号DQ均为“高”电平的情况下，将输入输出信号DQ接收到LUN100内部。
＜5-2＞动作
＜5-2-1＞写入动作例6
利用图35，对本实施方式的存储器系统1的写入动作例6进行说明。此处，对存储器组GP0中的指令序列进行说明。
在时刻T20，存储器控制器20将写入保护信号BWP激活(“低”电平)。在写入保护信号BWP被激活的期间，信号EN保持为“高”电平。
在从时刻T20经过期间tCALS后的时刻T21，存储器控制器20发布写入指令“01h”及“80h”。
LUN100的地址确定之后，在时刻T22，存储器控制器20将写入保护信号BWP否定(“高”电平)。如果写入保护信号BWP被否定，那么非选择LUN100内的信号EN成为“低”电平。另一方面，在选择LUN100内，地址寄存器105的信号保持为“高”，因此，信号EN保持为“高”电平。
其它动作与利用图8所说明的动作相同。
如上所述，在本实施方式中，使用写入保护信号BWP控制信号EN。另一方面，在实现本动作的情况下，不能进行写入保护动作。然而，如果使用“Set Feature”动作等，那么可适当切换使本实施方式动作的模式与使用写入保护动作的模式。
＜5-2-2＞写入动作例7
利用图36、图37，对本实施方式的存储器系统1的写入动作例7进行说明。此处，对存储器组GP0中的指令序列进行说明。
写入动作例7中的信号EN的上升方法由于与写入动作例6相同，所以省略说明。此处，对非选择LUN100中的信号EN的下降时序进行说明。
例如，行地址R3中包含选择LUN地址。LUN100的地址确定之后，在时刻T23，存储器控制器20将写入保护信号BWP否定(“高”电平)。如果写入保护信号BWP被否定，那么非选择LUN100内的信号EN成为“低”电平。另一方面，在选择LUN100内，地址寄存器105的信号保持为“高”，因此信号EN保持为“高”电平。
如图36所示，刚接收到行地址R3之后，非选择LUN100内的信号EN也可成为“低”电平。如图37所示，在数据的输入输出前后的时序，非选择LUN100内的信号EN也可成为“低”电平。
＜5-2-3＞读出动作例5
利用图38，对本实施方式的存储器系统1的读出动作例5进行说明。此处，对存储器组GP0中的指令序列进行说明。
在时刻T25，存储器控制器20将写入保护信号BWP激活。在写入保护信号BWP被激活的期间，信号EN保持为“高”电平。
在从时刻T25经过期间tCALS后的时刻T26，发布读出指令“05h”。
确定为读出动作之后，在时刻T27，存储器控制器20将写入保护信号BWP否定(“高”电平)。如果写入保护信号BWP被否定，那么选择LUN100内的信号EN成为“低”电平。
＜5-2-4＞读出动作例6
利用图39～图41，对本实施方式的存储器系统1的读出动作例6进行说明。此处，对存储器组GP0中的指令序列进行说明。
读出动作例6中的信号EN的上升方法由于与读出动作例5相同，所以省略说明。此处，对LUN100中的信号EN的下降时序进行说明。
确定为读出动作之后，在时刻T28，存储器控制器20将写入保护信号BWP否定(“高”电平)。如果写入保护信号BWP被否定，那么选择LUN100内的信号EN成为“低”电平。
如图39所示，刚接收到行地址R3之后，LUN100内的信号EN也可成为“低”电平。另外，如图40所示，刚接收到指令“E0h”之后，LUN100内的信号EN也可成为“低”电平。另外，如图41所示，在数据的输入输出前后的时序，LUN100内的信号EN也可成为“低”电平。
＜5-3＞效果
根据所述实施方式，可获得与第2实施方式相同的效果。
＜5-4＞第5实施方式的变化例
在第5实施方式中，使用写入保护信号BWP进行了信号EN的控制。但是，也可采用信号EN的控制专用的信号NP。这种情况下，如图34所示，代替信号～BWP而将信号NP输入至OR运算电路101s。设为该信号NP从存储器控制器20输入至NAND型闪速存储器10。
＜5-4-1＞写入动作例8
利用图42，对本实施方式的存储器系统1的写入动作例8进行说明。此处，对存储器组GP0中的指令序列进行说明。
在时刻T20，存储器控制器20将信号NP激活(“高”电平)。在信号NP被激活的期间，信号EN保持为“高”电平。
在从时刻T20经过期间tCALS后的时刻T21，存储器控制器20发布写入指令“01h”及“80h”。
确定LUN100的地址之后，在时刻T22，存储器控制器20将信号NP否定(“低”电平)。如果信号NP被否定，那么非选择LUN100内的信号EN成为“低”电平。另一方面，在选择LUN100内，地址寄存器105的信号保持为“高”，因此信号EN保持为“高”电平。
其它动作与利用图8所说明的动作相同。
如上所述，在本实施方式中，使用信号NP控制信号EN。
＜5-4-2＞写入动作例9
利用图43、图44，对本实施方式的存储器系统1的写入动作例9进行说明。此处，对存储器组GP0中的指令序列进行说明。
写入动作例9中的信号EN的上升方法由于与写入动作例8相同，所以省略说明。此处，对非选择LUN100中的信号EN的下降时序进行说明。
例如，行地址R3中包含选择LUN地址。LUN100的地址确定之后，在时刻T23，存储器控制器20将信号NP否定。如果信号NP被否定，那么非选择LUN100内的信号EN成为“低”电平。另一方面，在选择LUN100内，地址寄存器105的信号保持为“高”，因此信号EN保持为“高”电平。
如图43所示，刚接收到行地址R3之后，非选择LUN100内的信号EN也可成为“低”电平。如图44所示，在数据的输入输出前后的时序，非选择LUN100内的信号EN也可成为“低”电平。
＜5-4-3＞读出动作例7
利用图45，对本实施方式的存储器系统1的读出动作例7进行说明。此处，对存储器组GP0中的指令序列进行说明。
在时刻T25，存储器控制器20将信号NP激活。在信号NP被激活的期间，信号EN保持为“高”电平。
在从时刻T25经过期间tCALS后的时刻T26，发布读出指令“05h”。
确定为读出动作之后，在时刻T27，存储器控制器20将信号NP否定。如果信号NP被否定，那么选择LUN100内的信号EN成为“低”电平。
＜5-4-4＞读出动作例8
利用图46～图48，对本实施方式的存储器系统1的读出动作例8进行说明。此处，对存储器组GP0中的指令序列进行说明。
读出动作例8中的信号EN的上升方法由于与读出动作例7相同，所以省略说明。此处，对LUN100中的信号EN的下降时序进行说明。
确定为读出动作之后，在时刻T28，存储器控制器20将信号NP否定。如果信号NP被否定，那么选择LUN100内的信号EN成为“低”电平。
如图46所示，刚接收到行地址R3之后，LUN100内的信号EN也可成为“低”电平。另外，如图47所示，刚接收到指令“E0h”之后，LUN100内的信号EN也可成为“低”电平。另外，如图48所示，在数据的输入输出前后的时序，LUN100内的信号EN也可成为“低”电平。
＜6＞第6实施方式
对第6实施方式进行说明。在第6实施方式中，对输入输出接口的其它构成进行说明。此外，第6实施方式的存储装置的基本构成及基本动作与所述第1、第5实施方式的存储装置相同。因此，省略关于所述第1、第5实施方式中说明的事项及能从所述第1、第5实施方式类推的事项的说明。
＜6-1＞输入输出接口的构成
如图49所示，可将第1实施方式的存储器系统1的输入输出接口101与第5实施方式的存储器系统1的输入输出接口101组合。
而且，如图49所示，通过开关电路101t，可选择使用第1实施方式的存储器系统1的输入输出接口101与第5实施方式的存储器系统1的输入输出接口101中哪一者的信号EN。例如，通过“Set Feature”动作等，产生信号MS，并输入至开关电路101t，由此，可选择输出信号。关于“Set Feature”动作，与利用图30所说明的动作相同。
＜7＞第7实施方式
对第7实施方式进行说明。在第7实施方式中，对接收器的其它构成进行说明。此外，第7实施方式的存储装置的基本构成及基本动作与所述第1～第6实施方式的存储装置相同。因此，省略关于所述第1～第6实施方式中说明的事项及能从所述第1～第6实施方式类推的事项的说明。以下说明的接收器可应用于所述各实施方式。
＜7-1＞接收器的构成
利用图50，对接收器120的其它例子进行说明。
例如，从削减消耗电力的观点来看，优选待用时(未进行数据的收发时)抑制消耗电流。因此，在本实施方式中，接收器120具备无法高速地动作但为低消耗电流的第1接收器101v、能够高速地动作但为高消耗电流的第2接收器101w、及选择第1接收器101v及第2接收器101w的连接的开关电路101u。
开关电路101u当信号EN为“低”电平时，将数据输入输出线连接至第1接收器101v，当信号EN为“高”电平时，将数据输入输出线连接至第2接收器101w。
＜7-2＞第1接收器的构成
利用图51，对第1接收器101v的电路例进行说明。
如图51所示，第1接收器101v具备包括PMOS(P-channel Metal Oxide Semiconductor，P通道金属氧化物半导体)晶体管11a与NMOS(N-channel Metal Oxide Semiconductor，N通道金属氧化物半导体)晶体管11b的反相器。
对PMOS晶体管11a的源极施加电源电压VDD，漏极连接于输出端子(节点N2)，在栅极连接着输入端子(节点N1)。在NMOS晶体管11b的漏极连接着输出端子(节点N2)，源极连接于接地电位，在栅极连接着输入端子(节点N1)。
也就是说，第1接收器101v在输入信号为“低”电平的情况下，从输出端子输出“高”电平的信号，在输入信号为“高”电平的情况下，从输出端子输出“低”电平的信号。
＜7-3＞第2接收器的构成
利用图52，对第2接收器101w的电路例进行说明。
如图52所示，第2接收器101w具备包括PMOS晶体管11c、11d、11e、11f与NMOS晶体管11g、11h、11i的电流镜电路。
对PMOS晶体管11c的源极施加电源电压VDD，对栅极输入信号ENBn(信号EN的反转信号)。PMOS晶体管11c在信号ENBn为“低”电平时流通电流。
PMOS晶体管11e的源极连接于PMOS晶体管11c的漏极，漏极连接于栅极。
对PMOS晶体管11d的源极施加电源电压VDD，对栅极输入信号ENBn。PMOS晶体管11d在信号ENBn为“低”电平时流通电流。
PMOS晶体管11f的源极连接于PMOS晶体管11d的漏极，漏极连接于输出端子(节点N6)，栅极连接于节点N5。PMOS晶体管11f中流通与PMOS晶体管11e相同的电流。
NMOS晶体管11g中，漏极连接于节点N5，源极连接于节点N7，对栅极施加参照电压VREF。NMOS晶体管11g中流通参照电流。
NMOS晶体管11h中，漏极连接于输出端子(节点N6)，源极连接于节点N7，栅极连接着输入端子。
NMOS晶体管11i中，漏极连接于节点N7，源极连接于接地电位，栅极被施加参照电压IREFN。该NMOS晶体管11i作为恒定电流源发挥功能。
也就是说，第1接收器101w在信号ENBn为“低”电平且输入信号为“低”电平的情况下，从输出端子输出“高”电平的信号，在信号ENBn为“低”电平且输入信号为“高”电平的情况下，从输出端子输出“低”电平的信号。
＜8＞变化例
此外，将所述各实施方式中的信号EN的上升(用来使所有LUN100活动)的条件示于图53。
另外，在所述各实施方式中，对信号EN的下降时序进行了多种说明，但并不限于所述时序，可适当变更。具体来说，只要在数据的输入输出开始前后的时序使信号EN下降即可。由此，可抑制对非选择LUN或读出动作时的LUN的不必要的电流的消耗。
另外，在与本发明相关的各实施方式中，
(1)读出动作中，
在A电平的读出动作中施加至所选择字线的电压例如为0V～0.55V之间。并不限定于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V中的任一范围之间。
在B电平的读出动作中施加至所选择字线的电压例如为1.5V～2.3V之间。并不限定于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V中的任一范围之间。
在C电平的读出动作中施加至所选择字线的电压例如为3.0V～4.0V之间。并不限定于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V中的任一范围之间。
作为读出动作的时间(tR)，也可设为例如25μs～38μs、38μs～70μs、70μs～80μs之间。
(2)写入动作如上所述包含编程动作与验证动作。写入动作中，
编程动作时最初施加至所选择字线的电压例如为13.7V～14.3V之间。并不限定于此，也可设为例如13.7V～14.0V、14.0V～14.6V中的任一范围之间。
也可改变对第奇数条字线进行写入时最初施加至所选择字线的电压、与对第偶数条字线进行写入时最初施加至所选择字线的电压。
当将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为升压电压，列举例如0.5V左右。
作为施加至非选择字线的电压，也可设为例如6.0V～7.3V之间。并不限定于该情况，也可设为例如7.3V～8.4V之间，还可设为6.0V以下。
也可根据非选择字线为第奇数条字线还是第偶数条字线来改变要施加的通路电压。
作为写入动作的时间(tProg)，也可设为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。
(3)删除动作中，
最初施加至形成在半导体衬底上部且在上方配置着所述存储单元的阱的电压例如为12V～13.6V之间。并不限定于该情况，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。
作为删除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。
(4)存储单元的构造是：
具有介隔膜厚为4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷蓄积层。该电荷蓄积层可设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可对多晶硅添加Ru等金属。在电荷蓄积层之上具有绝缘膜。该绝缘膜例如具有夹于膜厚为3～10nm的下层高-k膜与膜厚为3～10nm的上层高-k膜之间的膜厚为4～10nm的氧化硅膜。高-k膜列举HfO等。另外，氧化硅膜的膜厚可厚于高-k膜的膜厚。在绝缘膜上，介隔膜厚为3～10nm的材料而形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。
另外，可在存储单元间形成气隙。
以上，对本发明的实施方式进行了说明，但本发明并不限定于所述实施方式，可以在不脱离其主旨的范围内进行各种变化而实施。而且，所述实施方式中包含各种阶段的发明，通过将所公开的构成要件适当组合而提出各种发明。例如，即使从所公开的构成要件中删除若干构成要件，只要能够获得特定效果，则也能够作为发明而提出。
技术特征：
1.一种存储装置，具备：
存储单元阵列，存储数据；
控制电路，响应指令对所述存储单元阵列进行控制；及
接收器，基于第1信号、及第2信号的运算结果与指令的运算结果、或地址成为活动状态，能够接收指令或数据。
2.根据权利要求1所述的存储装置，其中
所述接收器当所述第1信号、及所述第2信号被激活时成为活动状态。
3.根据权利要求1所述的存储装置，还具备：
指令寄存器，存储指令；及
地址寄存器，存储地址；
所述第1信号是用来使所述指令寄存器存储指令的信号，且
所述第2信号是用来使所述地址寄存器存储地址的信号。
4.根据权利要求1所述的存储装置，其中
所述接收器在所述第1信号、及所述第2信号的运算结果与指令的运算结果、及地址全部成为第1电平的情况下成为待用状态，不接收指令或数据。
5.根据权利要求1所述的存储装置，其中所述接收器是
在第1动作模式下，
基于所述第1信号、所述第2信号、或地址及指令的运算结果成为活动状态，能够接收指令或数据；
在第2动作模式下，
基于所述第1信号、及所述第2信号的运算结果与指令的运算结果、或地址成为活动状态，能够接收指令或数据。
6.一种存储装置，具备：
存储单元阵列，存储数据；
控制电路，响应指令对存储单元阵列进行控制；及
接收器，基于第1信号、第2信号、及第3信号的运算结果与指令的运算结果、或地址成为活动状态，能够接收指令或数据。
7.根据权利要求6所述的存储装置，其中
所述接收器当第1信号、第2信号、及第3信号被激活时成为活动状态，能够接收指令或数据。
8.根据权利要求6所述的存储装置，还具备：
指令寄存器，存储指令；及
地址寄存器，存储地址；
所述第1信号是用来使所述指令寄存器存储指令的信号，
所述第2信号是用来使所述地址寄存器存储地址的信号，且
所述第3信号是用来使所述存储装置获取指令或数据的信号。
9.根据权利要求6所述的存储装置，其中
所述接收器在所述第1信号、所述第2信号、及所述第3信号的运算结果与指令的运算结果、或地址全部成为第1电平的情况下成为待用状态，不接收指令或数据。
10.根据权利要求6所述的存储装置，其中
所述接收器在第1动作模式下，
基于所述第1信号、所述第2信号、或地址及指令的运算结果成为活动状态，能够接收指令或数据；
在第2动作模式下，
基于所述第1信号、所述第2信号、及所述第3信号的运算结果与指令的运算结果、或地址成为活动状态，能够接收指令或数据。
11.一种存储装置，具备：
存储单元阵列，存储数据；
控制电路，响应指令对所述存储单元阵列进行控制；及
接收器，基于第1信号、第2信号、或地址及指令的运算结果成为活动状态，能够接收指令或数据。
12.根据权利要求1所述的存储装置，其中
所述接收器当所述第1信号、或所述第2信号被激活时成为活动状态。
13.根据权利要求1所述的存储装置，还具备：
指令寄存器，存储指令；及
地址寄存器，存储地址；
所述第1信号是用来使所述指令寄存器存储指令的信号，且
所述第2信号是用来使所述地址寄存器存储地址的信号。
14.根据权利要求1所述的存储装置，其中
所述接收器在第1信号、第2信号、或地址及指令的运算结果全部成为第1电平的情况下成为待用状态，不接收指令或数据。
技术总结
本发明的存储装置具备：存储单元阵列，存储数据；控制电路，响应指令对存储单元阵列进行控制；及接收器，基于第1信号、第2信号、或地址及指令的运算结果成为活动状态，能够接收指令或数据。
技术研发人员：菅原昭雄;长井裕士
受保护的技术使用者：东芝存储器株式会社
技术研发日：.07.13
技术公布日：.03.01
