背景技术：
与存储器装置相关联的外部控制器可结合针对所述存储器装置的写入操作采用dqs-dq延迟。根据本发明的dq信号是携载从外部控制器写入到存储器装置的数据的信号。dqs信号是数据选通信号，其从外部控制器向存储器提供指示，表明dq信号线上有可用数据供存储器捕获。可通过存储垫在存储器处接收dqs信号，所述信号行进通过内部信号路径，并到达一或多个数据锁存器，其中dqs信号对由dq信号携载的进入写入数据计时。dq信号通常滞后于dqs信号一定的延迟，以便于允许dqs信号通过内部dqs信号路径传播。外部控制器延迟dq信号的量可通过dqs训练程序设置，所述dqs训练程序测量与内部dqs信号路径相关联的环路延迟。
内部dqs信号路径的环路延迟可在不同操作条件下变化。举例来说，温度变化可能会导致dqs信号通过与内部dqs信号路径相关联的各个门或其它级传播的速率改变。存储器装置的电力供应电压的变化也可能导致dqs信号通过内部dqs信号路径传播的速率改变。过程变化也可能是导致延迟变化的因素。可能影响内部dqs信号路径中传播时间的各种因素在本文中通常称为pvt变化。pvt变化导致的内部dqs信号路径的环路延迟改变可能导致外部控制器的dqs-dq延迟变得不准确。
存储器装置通常通过连续监测环路延迟并相应地调整dqs-dq延迟来解决环路延迟改变的问题。为了跟踪循环延迟的改变，控制器可在存储器操作期间执行多个dqs训练程序。这些额外控制器操作在速度、效率及功耗方面可能变得昂贵。因此，在所属领域中需要存储器具有可变性较小的dq-ds延迟，使得外部控制器可最小化或消除多个dqs训练程序。
附图说明
图1是根据本发明的实施例的存储器的一部分的框图。
图2是根据本发明的实施例的时序控制电路的框图。
图3a是根据本发明的实施例的可调整延迟线的框图。
图3b是根据本发明的实施例的粗略延迟线的示意图。
图4是说明根据本发明的实施例的在存储器中提供恒定的dqs-dq延迟的方法的流程图。
图5是说明根据本发明的实施例的控制时序电路可能遇到的实例电压降情形的信号迹线的图。
图6是根据本发明的实施例的替代时序控制电路的框图。
具体实施方式
本发明针对用于减少存储器装置中的dqs-dq延迟可变性的系统及方法。根据本发明的实施例针对在存储器装置的操作期间环路延迟变化时对内部dqs信号路线进行调整。以此方式，外部控制器可在初始训练程序期间测量一次环路延迟，然后贯穿存储器操作依赖于所述测量。外部控制器可能不需要通过在存储器操作期间发生的重复训练程序来连续测量内部dqs信号路线的环路延迟。
根据本发明的实施例针对一种时序控制电路，其包含两个可调整延迟线，所述两个可调整延迟线一起操作以提供dqs信号的适当时序。第一可调整延迟线可为调节延迟线。如本文所使用，“调节”延迟线是电压及温度补偿的延迟线，以防止电压及温度变化影响信号通过延迟线传播的速率。相反，“未调节”延迟线是未经电压及温度补偿的延迟线。第一可调整延迟线可包含通过初始化程序设置的延迟。一旦初始化，由第一可调整延迟线提供的延迟量就变得固定，并且在将数据写入存储器时不会改变。可部分地基于第一可调整延迟线的输出来调整形成内部dqs信号路径的一部分的第二可调整延迟线。
图1是根据本发明的实施例的存储器100的一部分的框图。存储器100包含存储器单元的阵列104，其可为例如dram存储器单元、sram存储器单元、快闪存储器单元或某一其它类型的存储器单元。存储器100通常可经配置以与更大数字系统协作操作，所述更大数字系统至少包含经配置以与存储器100通信的处理器。在本描述中，“外部”是指存储器100外部的信号及操作，并且“内部”是指存储器100内的信号及操作。作为说明性实例，存储器100可耦合到向存储器100提供外部命令及时钟信号的微处理器。尽管本说明书中的实例针对同步存储器装置，但本文描述的原理同样适用于其它类型的同步集成电路。
存储器100通常可经配置以执行从外部装置接收的读取及/或写入命令。读取命令跨越数据总线dq将存储在阵列104中的数据提供到外部装置。写入命令跨越数据总线dq接收来自外部装置的数据并将数据存储在存储器阵列104中。下文论述一般通过实例而非限制的方式参考写入命令。在将数据写入存储器100时，外部控制器将利用待写入存储器阵列104的数据来驱动数据总线dq，并经由数据选通dqs信号向存储器100发出写入数据可用的信号。待写入存储器阵列104的数据通过dq垫110在存储器100处被接收，并从那里到写入输入逻辑114。dqs信号通过dqs垫118在存储器100处被接收，并从那里通过内部dqs信号路径到写入输入逻辑114。当dqs信号到达写输入逻辑114时，dqs信号对锁存器或类似装置计时以从dq信号线捕获写入数据。
存储器系统100包含通过命令总线120接收存储命令的命令解码器116。命令解码器116通过产生对应控制信号以对存储阵列104执行各种操作来响应施加到命令总线120的存储器命令。举例来说，命令解码器116可产生内部控制信号以从存储器阵列104读取数据及/或向存储器阵列104写入数据。与特定命令相关联的行及列地址信号通过地址总线124施加到存储器100。地址总线124将行及列地址信号提供到地址寄存器128。然后，地址寄存器128将单独列地址及单独行地址输出到存储器阵列104。
如在图1中可见，行及列地址可由地址寄存器128分别提供到行地址解码器132及列地址解码器136。列地址解码器128选择通过对应于相应列地址的阵列104延伸的位线。行地址解码器132包含字线驱动器或类似组件或者耦合到字线驱动器或类似组件，其激活对应于接收行地址的阵列104中的存储器单元的相应行。对应于接收列地址的所选数据线(例如，位线)耦合到读取/写入电路140以经由输入-输出数据总线108将读数据提供到数据输出缓冲器或类似组件。通过数据输入缓冲器或类似组件及存储器阵列读取/写入电路140将写入数据施加到存储器阵列104。
如所提及，dqs信号通过dqs垫118在存储器100处被接收，并且从那里通过内部dqs信号路径行进到写入输入逻辑114。此内部dqs信号路径形成环路，所述环路在dqs信号到达写入输入逻辑114时结束，并对锁存器或类似装置计时以捕获来自dq信号线的写入数据。内部dqs信号路径可能会受到pvt变化的影响，这会导致路径的环路延迟偏离在初始化程序期间测量的初始量。根据本发明的实施例针对时序控制电路106，其监测这些改变并且对形成内部dqs信号路径的一部分的可调整延迟线进行调整。在本发明的一些实施例中，时序控制电路106可在存储器的操作期间监测改变并进行调整。这些调整增加或减少可调整延迟线的延迟，以使内部dqs信号路线的环路延迟与在初始化程序期间测量的环路延迟重新对准。以此方式，存储器装置100维持恒定dqs-dq延迟，使得外部控制可减少或消除多个dqs训练程序。
一方面，时序控制电路106在正常存储器操作期间对可调整延迟线进行调整。如本文所使用，“正常”存储器操作通常包含在存储器经历初始化程序之后发生的任何存储器操作或存储器状态。正常存储器操作可包含读取及/或写入存储器操作，其中从存储器100读取及写入数据。正常存储器操作还可包含空闲状态，在所述空闲状态下没有发生特定数据转移操作。现在将参考图2描述可对可调整延迟线进行调整的时序控制电路实施例。
图2是根据本发明的实施例的时序控制电路200的框图。时序控制电路200通常经配置以控制数据选通信号dqs的内部时序，使得dqs信号以适当的时序锁存数据信号dq0-dqx。通过dqs垫204接收dqs信号作为输入。通过dq垫208a-x接收dq0-dqx信号作为输入。dqs信号及dq0-dqx信号可由外部源提供，所述外部源可为例如外部控制器。每一dq垫208a-x耦合到输入缓冲器212a-x。输入缓冲器212a-x可经配置以从垫208a-x接收数据输入信号并且例如通过放大来调节信号。输入缓冲器212a-x提供放大数据信号作为输出，其响应于dqs信号由数据锁存器216a-x捕获。更具体来说，数据锁存器216a-x响应于已行进通过内部dqs信号路径的外部接收dqs信号的版本来捕获由输入缓冲器212a-x提供的信号。如下面更详细描述，此内部dqs信号路径包含延迟及分布组件，其会使信号相对于在dqs垫204处接收的时间变慢。
时序控制电路200可为例如图1中所说明的存储器100的存储器的组件。dqs垫204及dq垫208a-x可对应于图1的dqs垫118及dq垫110。如结合图1所描述，向dqs垫204及dq垫208a-x提供输入的外部源可为外部控制器。此外，输入缓冲器212a-x及数据锁存器216a-x可为图1的写入输入逻辑114的组件。如图2中所展示，数据锁存器216a-x可将以锁存数据形式的输出提供到存储器阵列。此存储器阵列可对应于图1的存储器阵列104。尽管图2说明dq垫208a及208x、输入缓冲器212a及212x以及数据锁存器216a及216x，但是将理解，本发明的实施例可包含比所展示更多的dq垫、输入缓冲器及数据锁存器。为简单起见，图2中所展示的dq垫、输入缓冲器及数据锁存器的数目已减少，并不希望限制本发明的范围。
时序控制电路200包含两个可调整延迟线220、224，其一起操作以提供dqs信号的适当时序。第一可调整延迟线220可为调节延迟线。更具体来说，第一可调整延迟线220可经电压及温度补偿，也就是说，电压及温度变化不影响信号通过第一可调整延迟线220传播的速率。第一可调整延迟线220包含通过初始化程序设置的延迟。如下面更详细描述，初始化程序通常包含粗略锁定部分及静态锁定部分。一旦初始化，由第一可调整延迟线220提供的延迟量就变得固定，并且在数据通过dqs垫204及dq垫208a-n写入存储器时不改变。
第二可调整延迟线224包含通过初始化程序被设置为初始量的延迟。第二可调整延迟线224提供延迟dqs信号，其在图2中被指示为dqsdly。与第一可调整延迟线220不同，由第二可调整延迟线224提供的延迟量在初始化之后不会变得固定。而是，由第二可调整延迟线224提供的延迟量是在正常存储器操作期间动态调整的，例如当数据通过dqs垫204及dq垫208a-x写入存储器时。第二可调整延迟线224被设置的初始量可取决于实施方案而变化。在一些情况下，第二可调整延迟线224可居中，使得延迟可以相等的量增加或减少。在其它情况下，第二可调整延迟线224可初始地设置为较低的量，以预期随着存储器的操作通常会增加延迟。
第二可调整延迟线224提供内部数据选通信号，其用于在数据锁存器216a-x处锁存写入数据。在这方面，第二可调整延迟线224是额外地包含时钟分布树236的内部dqs信号路线的部分。第一可调整延迟线220提供如经由初始化程序测量的内部dqs信号路线的环路延迟的固定指示。内部信号路线可能会受到pvt变化的影响，这会导致环路延迟偏离在初始化程序期间测量的初始量。时序控制电路200可监测这些改变并对第二可调整延迟线224进行调整。这些调整增加或减小对第二可调整延迟线220的延迟，以使内部dqs信号路线的环路延迟重新与由第一可调整延迟线220提供的固定延迟对准。以此方式，环路延迟可返回到在初始化程序期间测量的初始量。
如所提及，第一可调整延迟线220可经调节。在一些实施例中，第一可调整延迟线220经调节，而第二可调整延迟线224及内部dqs信号路线的其它部分未经调节。这些实施例可适合于具有相对较慢时钟速度的实施方案，其允许时钟变化的更大容限。这些实施例也可用在具有相对较高电力供应电压的实施方案中，其允许更大信号电压裕量。在其它实施例中，第一可调整延迟线220、第二可调整延迟线224及/或内部dqs信号路线的其它部分经调节。此处，第二可调整延迟线224及/或内部dqs信号路线的其它部分(例如时钟分布树236)上的电压调节可提供对时钟信号失准的一阶控制。这些实施例可能适合于具有相对较快的时钟速度的实施方案，所述时钟速度具有较小的时钟变化容限。这些实施例也可用于具有相对较低电力供应电压的实施方案中，其具有较小的信号电压裕量。
时序控制电路200包含相位检测器228及移位控制逻辑232，其通常经配置以提供对两个可调整延迟线220、224的调整。相位检测器228及移位控制逻辑232在初始化程序的静态锁定部分期间提供对第一可调整延迟线220的调整。如下面更详细描述，初始化程序额外地包含粗略锁定操作，其基于dqs训练操作将第一可调整延迟220设置为初始量。当向存储器的数据转移正在进行时，相位检测器228及移位控制逻辑232对第二可调整延迟线224提供调整。在这些正常数据转移操作期间，第一可调整延迟线220被冻结，使得相位检测器228及移位控制逻辑232不提供进一步调整。
相位检测器228通常经配置以将针对dqs信号的模型延迟与由dqs信号经历的实际延迟进行比较。模型延迟信号由第一可调整延迟线220提供，并且通常标识为dqsintmdl。时序控制电路200可设置在初始化程序期间由dqsintmdl信号提供的延迟量。然后，由dqsintmdl信号表示的模型延迟在存储器的正常操作期间维持固定。通常将实际延迟标识为dqsint。dqsint信号是外部接收dqs信号，由于其通过内部dqs信号路线的行进而延迟。如可在图2中所见，内部dqs信号路线包含第二可调整延迟线224及时钟分布树236，其经配置以将延迟dqs信号分布到数据锁存器216a-x。
相位检测器228比较dqsintmdl信号与dqsint信号以提供表示两个输入信号之间的相位差的输出信号pd。作为从相位检测器228的输出提供的相位差信号pd在移位控制逻辑232处被接收为输入。移位控制逻辑232经配置以基于由相位检测器228提供的相位信号pd而提供对两个可调整延迟线220、224的调整。移位控制逻辑232提供控制信号shift1及shift2。将shifts1信号作为输出提供到第一可调整延迟线220。将shifts2信号作为输出提供到第二延迟线224。移位控制逻辑232额外地提供启用信号en1，其作为输出提供到第一可调整延迟线220。en1额外地作为输出被提供到反相器240，其将对应启用信号en2提供到第二可调整延迟线224。
在操作中，在初始化程序的静态锁定部分期间，移位控制逻辑232可经由shifts1信号调整第一可调整延迟线220。shifts1信号可包含致使与第一可调整延迟线220相关联的移位寄存器增加或减小第一可调整延迟线220的延迟的脉冲或其它符号。在本发明的实施例中，第一可调整延迟线220包含多个延迟级。当激活时，每一延迟级将第一可调整延迟线220的延迟增加单位延迟，而当停用时，每一延迟级将第一可调整延迟线220的延迟减少单位延迟。如由相位差信号pd所指示，发送的脉冲或其它符号的数目可取决于dqsint及dqsintmdl之间的相位差。在初始化阶段期间，移位控制逻辑232可断言en1信号，以便于能够在第一可调整延迟线220处接收移位命令。所断言en1也在反相器240处被接收，其又产生去断言en2信号。在所述程序的静态时钟部分期间，在第二可调整延迟线224处接收去断言en2信号，以便于禁止在第二可调整延迟线224处接收移位命令。
一旦初始化程序完成，则移位控制逻辑232可经由shifts2信号来调整第二可调整延迟线224。对第二可调整延迟线224的这些调整是在正常存储器操作期间动态发生的，例如在将数据写入存储器时。在此方面，shifts2信号可包含致使与第二可调整延迟线224相关联的移位寄存器增加或减少延迟线的延迟的脉冲或其它符号。发送的脉冲或其它符号的数目可取决于dqsint及dqsintmdl信号之间的相位差，如由相位差信号pd指示。当在此模式中操作时，移位控制逻辑232可去断言en1信号，以便于禁止在第一可调整延迟线220处接收移位命令。去断言en1也在反相器240处被接收，其又产生断言en2信号。在存储器的正常操作期间，在第二可调整延迟线224处接收去断言en2信号，以便于能够在第二可调整延迟线224处接收移位命令。
根据本发明的第二可调整延迟线224可包含粗略延迟组件及精细延迟组件两者。针对粗略延迟组件的特定设置可设置针对第二可调整延迟组件224的可能延迟值的范围。然后可调整精细延迟组件以在由粗略延迟组件定义的延迟量的范围内选择特定延迟量。可将由精细延迟组件选择的特定延迟量作为从第二可调整延迟线224的输出来提供。当对第二可调整延迟线224进行调整时，可能是需要超出由粗略延迟组件的当前设置定义的可能延迟的范围的延迟量的情况。此处，第二可调整延迟线224可通过调整粗略延迟组件来作出响应，以便于调整针对第二可调整延迟线的可能延迟量的范围。取决于当前条件，对粗略延迟组件的调整可适当地移位到较高或较低的延迟量范围。
图3a是可调整延迟线300的框图。根据本发明的实施例，可调整线300包含粗略及精细延迟组件。通过实例而非限制的形式，图3a的可调整延迟线300可对应于图2的第二可调整延迟线224。应理解，图2的第一可调整延迟线220还可具有如图3a中描绘的结构类似的结构。如在图3a中所展示，可调整延迟线300可包含控制器304，其耦合到粗略延迟组件308及精细延迟组件312。粗略延迟组件308接收数据选通信号dqs作为输入，并提供两个输出信号coarseclke及coarseclko。精细延迟组件312接收coarseclke及coarseclko作为输入，并提供单个输出信号。如在图3a中指示，来自精细延迟组件312的输出dqs-dlx可对应于第二可调整延迟线224的输出，第二可调整延迟线224经由时钟分布树(图2)被提供到下游组件。控制器304经由delaylinecntl信号调整由粗略延迟组件308提供的延迟量。类似地，控制器304经由mixercntl信号调整由精细延迟组件提供的延迟量。
粗略延迟组件308通常经配置以接收数据选通信号dqs作为输入，并提供两个延迟输出coarseclke及coarseclko。粗略延迟组件308可产生这些信号，使得一个信号超前而另一个信号滞后。以此方式，粗略延迟组件308可定义针对可能延迟范围的上及下限。举例来说，coarseclke可能超前coarseclko。在此实例中，超前coarseclke信号定义延迟范围的下限，且滞后coarseclko定义延迟范围的上限。如可了解，可能是粗略延迟组件308产生输出使得coarseclko超前coarseclke的情况。在此实例中，超前coarseclko信号定义延迟范围的下限，且滞后coarseclke定义延迟范围的上限。
粗略延迟组件308可包含可从数据选通信号通过粗略延迟组件308的路径添加及/或减去的数个延迟级。添加延迟级将延迟单位添加到通过粗略延迟组件308的路线。更具体来说，添加延迟级增加coarseclke及coarseclko信号之间的相位差，因此增加由这些信号提供的可能延迟范围。减去延迟级从通过粗略延迟组件308的路线减去延迟单位。更具体地说，减去延迟级减小coarseclke及coarseclko信号之间的相位差，因此减小由这些信号提供的可能延迟范围。可经由控制输入信号delaylinecntl添加或减去延迟级。
图3b是根据本发明的实施例的粗略延迟线316的示意图。图3b的粗略延迟线316可为“长号”型延迟线，其中输入及输出信号经布置在线316的一端，并且延迟级320a-n被添加在相对端上。此处，数据选通信号dqs沿不同长度的两个路径通过启用延迟级320a-n传播，以产生coarseclko及coarseclke信号。数据选通信号通过启用延迟级320a-n向下及向后传播，使得每一启用延迟级320a-n被遍历两次。距离输入/输出端最远的当前启用延迟级320a-n是充当“长号”的“u形转弯”的粗略延迟线316的中点。此处，信号进入且接着朝向先前遍历的延迟级320a-n返回。当添加额外延迟级320a-n时，将其添加到当前启用路线的远端，因此创建向下及向后遍历的额外级。
再次参考图3a，在本发明的实施例中，精细延迟组件312可经配置为相位混合器，以将由coarseclke及coarseclko信号提供的双输入混合成单个输出。精细延迟组件312可提供在由一个输入在低端及由另一个输出在高端上定义的范围内的输出。在上文实例中，coarseclke超前coarseclko，超前coarseclke信号定义延迟范围的下限，且滞后coarseclko定义延迟范围的上限。因此，在此实例中，精细延迟组件312可通过提供更接近coarseclko信号的输出来添加更大的延迟量。相反，精细相位混合器312可通过提供更接近coarseclke信号的输出来添加较少的延迟量。coarseclke及coarseclko信号可混合在一起，以响应于控制输入信号mixercntl提供单端输出dqs-dlx。
控制器304通常经配置以响应于shifts2信号来驱动delaylinecntlmixercntl信号。控制器304可具有移位器功能性及混合器功能性两者。举例来说，控制器304可通过经由mixercntl信号添加更多的延迟量来响应shifts2信号，以致使精细延迟组件312提供更接近由从粗略延迟线308输出的coarseclke及coarseclko信号所定义的范围的低端的输出。如果需要较少的延迟量，那么控制器304可通过经由mixercntl信号减小延迟来响应shifts2信号，以致使精细延迟组件312提供更接近由从粗略延迟线308输出的coarseclke及coarseclko信号所定义的范围的高端的输出。控制器304可以此方式继续调整精细延迟组件312，条件是shift2信号不要求超出当前由粗略延迟组件308定义的范围之外的延迟调整。当shifts2信号所需的延迟量超出由从粗略延迟组件308输出的coarseclke及coarseclko信号提供的延迟范围时，控制器304经由delaylinecntl信号来移位由粗略延迟组件308提供的延迟量。
图4是说明根据本发明的在存储装置中提供恒定的dqs-dq延迟的方法的流程图400。下文论述参考以上结合图1到图3a论述的存储器及存储器组件。由流程图400所说明的方法从操作404开始，其中在存储器100中启动dqs训练。通常在存储器操作开始时(例如，当首次施加电力时)启动dqs训练程序。可在操作404之后执行操作408。
在操作408中，dqs训练程序开始，并且第一可调整延迟线220复位，且第二可调整延迟线224设置为初始量。一般来说，dqs训练程序操作以获得与内部dqs信号路径相关联的环路延迟的测量。操作存储器100的外部控制器可基于此测量环路延迟来设置其dqs-dq延迟。在dqs训练期间测量的环路延迟可额外地用于初始化由第一可调整延迟线220提供的延迟。因此，在操作408中，由于预期接收对应于环路延迟测量的值而复位第一可调整延迟线220。第二可调整延迟线224可经设置为初始量，其可取决于实施方案而变化。在一些情况下，第二可调整延迟线224可居中，使得延迟可以相等的量增加或减少。在其它情况下，第二可调整延迟线224可初始地设置为较低的量，以预期随着存储器100的操作大体上增加的延迟。可在操作408之后执行操作412。
在操作412中，执行dqs训练程序。dqs训练程序通常包含由外部控制器发出的命令或一系列命令，其操作以测量内部dqs信号路径的环路延迟。外部控制器可通过在dqs信号线上发出数据选通脉冲以及dq信号线上的预定位序列或位模式来测量环路延迟。一旦dqs信号遍历内部dqs信号路径，就会由dqs信号计时的锁存器捕获位模式中的特定一者。然后，可将由dqs信号锁存的特定位模式读出到外部控制器。基于由存储器100锁存的特定位模式，当信号遍历内部dqs信号路径时，外部控制器可计算dqs信号遇到的环路延迟。操作412包含关于dqs训练是否完成的确定。如果没有完成dqs训练，那么操作412可继续。如果完成dqs训练，那么可在操作412之后执行操作416。
在操作416中，第一可调整延迟线220被初始化。此处，在初始dqs训练程序中测量的环路延迟被用于设置针对第一可调整延迟线220的初始量。如所提及，在初始dqs训练程序中测量的延迟可大体上对应于在执行到存储器100的写入操作时由外部控制器利用的dqs-dq延迟。一旦设置第一可调整延迟线220的初始量，第一可调整延迟220就实现粗略锁定的第一步。此时，内部数据选通信号(dqsint)及由第一可调整延迟线220提供的延迟(dqsintmdl)可大体上相等，但是尚未同步。因此，第一可调整延迟线220的静态锁定是下一步。可在操作416之后执行操作420。
在操作420中，第一可调整延迟线220实现静态锁定。此处，通过相位检测器228的操作将dqsint信号与dqsintmdl信号进行比较。相位检测器228提供指示dqsint信号与dqsintmdl信号之间的相位差(如果存在)的输出信号pd。在移位控制逻辑232处接收pd信号作为输入，移位控制逻辑232向第一可调整延迟线220提供响应移位控制输出。此处，移位控制逻辑232向第一可调整延迟线220添加延迟级，直到pd信号指示两个信号同步为止。因此，操作420包含关于第一可调整延迟线220是否已实现静态相位锁定的确定。如果未实现静态锁定相位，那么操作420可继续。当实现静态锁定相位时，可在操作420之后执行操作424。
在操作424中，正常操作开始，使得现在可将数据从外部控制器写入存储器100。在准备正常数据转移操作时，第一可调整延迟线220被冻结。更具体来说，移位控制逻辑去断言en1信号，使得第一可调整延迟线220被禁止接收移位控制输入。以此方式，在正常数据转移操作期间，由第一可调整延迟线220提供的延迟维持固定。操作424额外地包含启用第二可调整延迟线220。更具体来说，移位控制逻辑断言en2信号，使得第二可调整延迟线224经启用以接收移位命令。在第一可调整延迟线220被冻结并且第二可调整延迟线224经启用以接收移位输入的情况下，可在将数据从外部控制器写入存储器100时监测dqs-dq相位改变。可在操作424之后执行操作428。
在操作428中，确定dqs-dq相位是否相等。此处，相位检测器228将针对dqs信号的模型延迟与针对dqs信号的实际延迟进行比较。如所提及，模型延迟由dqsintmdl信号表示。实际延迟对应于dqsint信号。更具体地说，dqsint信号是外部接收dqs信号，由于其行进通过内部dqs信号路径而延迟。如结合图2所论述，内部dqs信号路径包含第二可调整延迟线224及时钟分布树236，其经配置以将延迟dqs信号分布到数据锁存器216a-x。相位检测器228比较dqsintmdl信号与dqsint信号，以提供表示两个输入信号之间的相位差的输出信号pd。如果dqsintmdl信号及dqsint信号的相位不相等，那么可在操作428之后执行操作436。
在操作436中，对第二可调整延迟线224进行精细延迟调整。此处，移位控制逻辑232可经由shifts2信号调整第二可调整延迟线224。对第二可调整延迟线224的这些调整是在正常存储器操作期间动态发生的，例如在将数据写入存储器时。shifts2信号可包含致使与第二可调整延迟线224相关联的移位寄存器增加或减小延迟线的延迟的脉冲或其它符号。如由相位差信号ph所指示，发送的脉冲或其它符号的数目可取决于dqsint与dqsintmdl之间的相位差。如结合图3a所论述，可将shift2信号提供到控制器304，控制器304又经由mixercntl信号将控制信号提供到耦合到粗略延迟线304的精细延迟组件312。精细延迟组件312可经配置以将由粗略延迟组件308提供的双输入混合成单个输出。精细延迟组件312可提供在由一个输入在低端及由另一个输出在高端上定义的范围内的输出。因此，控制器304可通过经由控制信号添加更多的延迟量来响应shifts2信号，所述控制信号致使精细延迟组件312提供更接近由粗略延迟组件308定义的范围的低端的输出。如果要求较少延迟量，那么控制器304可通过经由控制信号减少延迟来响应shifts2信号，所述控制信号致使精细延迟组件312提供更接近由粗略延迟组件308定义的范围的高端的输出。控制器304可以此方式继续调整精细延迟组件312，条件是shift2信号不要求超出当前由粗略延迟组件308定义的范围之外的延迟调整。在此方面，可在操作436之后执行操作440。
在操作440中，确定精细延迟是否被最大化。更具体来说，确定shift2信号是否要求延迟调整落在当前由粗略延迟组件308定义的范围之外。如果精细延迟未最大化，那么可在操作440之后再次执行操作428。此处，确定dqs-dq相位是否相等。如上文论述，确定dqs-dq相位是否相等涉及dqsintmdl及dqsint信号之间的相位比较。在操作428中，如果dqsintmdl信号及dqsint信号的相位不相等，那么可在操作428之后执行上文论述的操作436。在操作440中，如果使精细延迟最大化，那么可在操作440之后执行操作432。
在操作432中，精细延迟范围增加。此处，移位控制逻辑232可经由shifts2信号来调整第二可调整延迟线224。当数据正被写入存储器时，对第二可调整延迟线224的这些调整是动态发生的。shifts2信号可包含脉冲或其它符号，其致使与第二可调整延迟线224相关联的移位寄存器增加或减少来自延迟线的延迟单位。如结合图3a论述，可将shift2信号提供到控制器304，控制器304又将控制信号提供到粗略延迟组件308。此处，控制器304经由控制输入信号delaylinecntl向通过粗略延迟组件308的路径添加延迟单位。在第二可调整延迟线224包含“长号”型粗略延迟线的实施例中，将额外延迟级添加到当前启用的路径的远端，因此创建向下及向后遍历的额外级。可在操作432之后执行上文论述的操作436。
在操作428中，如果dqsintmdl信号及dqsint信号的相位相等，那么可在操作428之后执行操作444。在操作444中，无需进一步调整第二可调整延迟线224即可发生向存储器的数据转移。随着进一步数据转移发生，dqs-dq相位的监测可能会继续。因此，所述方法可继续进行控制循环回到操作424以进行持续监测。
图5是说明根据本发明的实施例的时序电路可能遇到的实例电压降情形的信号迹线的图500。提供图5的实例电压降情形作为可能情况的非限制性实例，所述情况可能导致内部存储器时序的中断，所述中断可通过本实施例的操作来校正。应了解，本实施例还可操作以校正由于其它情况(例如温度改变)导致的内部存储器时序的中断。下文论述参考上文结合图1到图3a论述的存储器及存储器组件。另外，下文论述参考结合图4论述的在存储器中创建恒定dqs-dq延迟的方法的操作。
图5包含用于dqsint及dqsintmdl信号的重叠信号迹线。dqsint信号是外部接收的dqs信号，由于其行进通过内部dqs信号路径而延迟。dqsintmdl信号由第一可调整延迟线220提供。一旦在初始化程序中设置第一可调整延迟线220，那么dqsintmdl对应于外部控制器在将数据写入存储器100中使用的dqs-dq延迟。pd信号是相位检测器228的输出，并且表示dqsintmdl信号与dqsint信号之间的相位差比较。cl信号在移位控制逻辑232内部，并且在第一可调整延迟线220中实现粗略锁定时被断言。en1信号是从移位控制逻辑232输出的启用信号，以使得能够在初始化程序期间在第一可调整延迟线220处接收移位命令。en2信号是从移位控制逻辑232输出的启用信号，以在存储器100的正常数据转移操作期间使得能够在第二可调整延迟线224处接收移位命令。vcc信号表示当前供应到存储器100的电力供应电平。shifts1信号对应于在初始化程序期间从移位控制逻辑232输出的移位命令。shifts2信号对应于在正常数据转移操作期间从移位控制逻辑232输出的移位命令。
图5中所说明的实例电压降情形以初始化程序的粗略锁定部分开始，所述初始化程序在时间点a与时间点b之间发生。在时间点a，存储器开始初始化程序。初始化程序可在存储器100开始例如上电的操作时开始。一旦施加电力，存储器100就开始dqs训练程序。dqs训练程序通常操作以测量内部dqs信号路径的环路延迟。测量环路延迟用于设置外部控制器的dqs-dq延迟，并用于设置针对第一可调整延迟线220的初始值。上文结合图4的操作412更详细地描述dqs训练程序。一旦设置针对第一可调整延迟线220的初始值，就实现第一可调整延迟线220的粗略锁定，如由图5中的时间点b处发生的cl信号的上升沿所指示。
在第一可调整延迟线220实现粗略锁定之后，初始化程序的静态锁定部分在时间点b与时间点c之间发生。初始化程序的静态锁定部分通常包含在移位控制逻辑232处接收作为输入的pd信号，其驱动shifts1信号，以便于向第一可调整延迟线220提供响应移位控制输出。上文结合图4的操作420更详细地描述初始化程序的静态锁定部分。一旦实现针对第一可调整延迟线220的静态锁定，就可开始用于存储器100的正常数据转移操作。在图5中通过en1信号的下降沿及en2信号的上升沿指示正常数据转移操作，其中的每一者在时间点c处发生。此处，第一可调整延迟线220被禁止接收移位控制命令，且第二可调整延迟线224经启用以接收移位命令。
在第一可调整延迟线220实现静态锁定之后，第二可调整延迟线224的监测在时间点c之后开始。在第一可调整延迟线220冻结的情况下，其延迟在正常数据转移操作期间维持固定。在第二可调整延迟线224经启用以接收移位命令的情况下，当数据从外部控制器被写入存储器100时，可监测dqs-dq相位改变。在图5的实例情形中，dqs-dq相位改变在时间点c与时间点d之间维持相对恒定。然而，确实发生对第二可调整延迟线224的一些调整，如在时间点c与时间点d之间的shifts2信号线上的偶发信号脉冲所指示的那样。更具体地说，当在en1信号变低之后en2信号变高时，到移位控制逻辑的相位检测器输入(pd)产生shifts2信号，shifts2信号可能会添加或去除第二可调整延迟线224中的延迟。当没有产生shifts2信号时，在环路中实现锁定条件。图5是包含在实例情况下可能发生的条件的说明。如图5中所展示，在实现初始锁定之后，可能发生一些pvt变化。因此，可在时间点c之后产生一些shift2信号来解决这些pvt变化。以此方式，系统进行操作以实现恒定延迟控制跟踪。
在时间点d，发生实例电压降事件。如在图5中可见，存储器100的电力供应电压vcc从电压vcc1下降到电压vcc2。举例来说，电力支持电压vcc可下降大约120mv。电力供应电压的此下降导致dqs信号行进通过内部dqs信号路径的速率减慢。此减慢的影响反映在dqsint信号稍后到达相位检测器228。电力供应电压的下降不会影响dqsintmdl信号，因为此信号是由第一可调整延迟线220产生的，其如上文论述那样可经调节。因此，由于电力供应电压的下降，在dqsint信号与dqsintmdl之间产生相位差。当pd信号在时间点d处下降时，此相位差在图5中可见。
在点d处的实例电压降之后，对dqs-dq相位的监测以及对第二可调整延迟线224的调整恢复存储器100的正常操作。此处，移位控制逻辑232驱动shifts2信号，以便于提供对第二可调整延迟线224的粗略及精细延迟调整。对第二可调整延迟线224的这些调整在数据被写入存储器100时动态地发生。第二调整延迟线224的调整由时间点d之后的shifts2信号线上的信号脉冲说明。结合图4的操作420到操作444更详细描述粗略及精细延迟调整。
图6是根据本发明的时序控制电路600的框图。时序控制电路600是针对图2的时序控制电路的替代配置。图6的时序控制电路600的组件以与图2的时序控制电路200的对应组件类似的方式起作用。然而，图6的组件经不同地布置。因此，时序控制电路600通常经配置以控制数据选通信号dqs的内部时序，使得dqs信号以适当时序锁存数据信号dq0-dqx。通过dqs垫604从外部源接收dqs信号作为输入。通过dq垫608a-x从外部源接收dq0-dqx信号作为输入。每一dq垫608a-x耦合到输入缓冲器612a-x。输入缓冲器612a-x可经配置以从垫608a-x接收数据输入信号并且例如通过放大来调节信号。输入缓冲器612a-x提供放大数据信号作为输出，其响应于dqs信号由数据锁存器616a-x捕获。
时序控制电路600额外地包含第一可调整延迟线620、第二可调整延迟线624、相位检测器628、移位控制逻辑632、缓冲器640、时钟分布树636。这些组件中的每一者以与图2的时序控制电路200中的相似组件类似的方式起作用。不同实施例之间的此差异在于组件之间的互连。在图2的时序控制电路200中，第一可调整延迟线224在已经直接从dqs垫204接收输入之后将输入dqsintmdl提供到相位检测器228。到相位检测器228的第二输入接收已经遍历内部dqs信号路径的输入dqsint。在图6的时序控制电路600中，第一可调整延迟624在已接收已遍历内部dqs信号路径的输入dqsint"之后将输入dqsintmdl"提供到相位检测器628。到相位检测器228的第二输入直接从dqs垫604接收输入dqs。图6的不同连接是图2的连接的替代方案，并且对电路功能性没有实质性影响。因此，时序控制电路600的行为大体上如上文结合图2到图5描述那样。
上文说明书、实例及数据提供对如权利要求书中界定的本发明的示范性实施例的结构及使用的完整描述。尽管以上已经以某种程度的特殊性或参考一或多个个别实施例描述所主张的发明的各种实施例，但是所属领域的技术人员可在不脱离所主张发明的精神或范围的情况下对所揭示实施例进行众多变更。因此，可预期其它实施例。还可预期可对实施例的特定特征及方面进行各种组合或子组合，并且仍然落入本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代，以便形成所揭示发明的变化模式。
在本发明的方面中，一种设备包含第一可调整延迟线，其经配置以提供对应于存储器内部的数据选通信号路径的环路延迟的延迟。所述设备还包含第二可调整延迟线，其包含在所述数据选通信号路径中；及时序控制电路，其耦合到所述第一及第二可调整延迟线。所述时序控制电路经配置以响应于来自所述第一可调整延迟线及所述数据选通信号路径的输出来调整所述第二可调整延迟线的延迟。
额外地及/或替代地，所述时序控制电路包含相位检测器及移位控制逻辑。所述相位检测器经配置以接收来自所述第一可调整延迟线的第一输入及来自所述数据选通信号路径的第二输入，并产生指示所述第一及第二输入之间的相位差的输出信号。所述移位控制逻辑经配置以接收所述相位检测器的所述输出信号并产生调整所述第一及第二可调整延迟线的相应移位命令。
额外地及/或替代地，在将数据写入所述存储器的存储器操作期间，停用所述第一可调整延迟线使其无法响应于来自所述移位控制逻辑的移位命令，并且启用所述第二可调整延迟线以响应于来自所述移位控制逻辑的移位命令。
额外地及/或替代地，所述第一可调整延迟线包含耦合到所述数据选通信号路径的靠近数据选通垫的一端的输入。到所述相位检测器的所述第二输入耦合到所述数据选通信号路径的靠近数据锁存器的一端。
额外地及/或替代地，所述第一可调整延迟线包含耦合到所述数据选通信号路径的靠近数据锁存器的一端的输入。到所述相位检测器的所述第二输入耦合到所述数据选通信号路径的靠近数据选通垫的一端。
额外地及/或替代地，所述第一可调整延迟线经调节。
额外地及/或替代地，在包含粗略锁定部分及静态锁定部分的初始化程序期间设置由所述第一可调整延迟线提供的所述延迟。
额外地及/或替代地，所述初始化程序的所述粗略锁定部分包含测量所述数据选通信号路径的所述环路延迟的训练程序。
额外地及/或替代地，所述第二可调整延迟线包含粗略延迟组件及精细延迟组件。所述粗略延迟组件经配置以提供定义延迟下限的超前信号及定义延迟上限的滞后信号。所述精细延迟组件耦合到所述粗略延迟组件，并且经配置以提供针对在由所述粗略延迟线定义的所述上及下限内的所述第二可调整延迟线的延迟。
额外地及/或替代地，所述数据选通信号路径进一步包括时钟分布树。
在本发明的另一方面，一种设备包含延迟线、时钟分布树及时序控制。所述延迟线经配置以接收数据选通信号并在存储器内部提供延迟数据选通信号。所述时钟分布树经耦合以接收来自所述延迟线的所述延迟数据选通信号，并将所述延迟数据选通分布到用于对应于所述数据选通的数据的计时的至少一个数据锁存器。所述时序控制电路耦合到所述延迟线，并且经配置以在将所述数据写入所述存储器时调整由所述延迟线提供的延迟量。
额外地及/或替代地，所述延迟线是未调节的。
额外地及/或替代地，所述设备包含调节延迟线，其耦合到所述时序控制电路，并且经配置以提供对应于包含所述未调节延迟线及所述时钟分布树的数据选通信号路径的环路延迟的延迟。所述时序控制电路经配置以响应于来自所述调节延迟线的输出来调整由所述未调节延迟线提供的所述延迟量。
额外地及/或替代地，所述时序控制电路包含相位检测器及移位控制逻辑。所述相位检测器经配置以接收来自所述经调节延迟线的第一输入及来自所述数据选通信号路径的第二输入，并产生指示所述第一及第二输入之间的相位差的输出信号。所述移位控制逻辑经配置以接收所述相位检测器的所述输出信号并产生调整所述调节及未调节延迟线的相应移位命令。
额外地及/或替代地，当数据被写入所述存储器时，所述移位控制逻辑在初始化程序期间而不是在存储器操作期间调整所述调节延迟线。
在本发明的另一方面，一种方法包含：在相位检测器处接收第一及第二数据选通输入；由所述相位检测器确定所述第一及第二数据选通输入之间的相位差；基于由所述相位检测器确定的所述相位差来通过移位控制逻辑产生移位命令；以及将所述移位命令提供到延迟线，以便于在接收对应于所述数据选通的数据时，调整所述延迟线提供到数据选通的延迟量。
额外地及/或替代地，所述延迟线是未调节延迟线。所述方法进一步包含：通过调节延迟线产生所述第一数据选通输入；以及通过包含所述未调节延迟线及时钟分布树的数据选通信号路径产生所述第二数据选通输入。
额外地及/或替代地，所述方法包含通过包含粗略锁定部分及静态锁定部分的初始化程序来设置针对所述调节延迟线的延迟。
额外地及/或替代地，所述初始化程序的所述粗略锁定部分包含测量所述数据选通信号路径的环路延迟的训练程序。
额外地及/或替代地，将所述移位命令提供到所述延迟线包含将所述移位命令提供到粗略延迟线及精细相位混合器中的至少一者。
希望以上描述中含有的以及在附图中展示的所有内容应被解释为仅是对特定实施例的说明而不是限制。在不脱离如所附权利要求书所界定的本发明的基本元件的情况下，可进行细节或结构上的改变。换句话说，尽管本文已经详细描述本发明的说明性实施例，但是可以其它方式被不同地体现及采用发明概念，并且所附权利要求书希望被解释为包含此类变化，除了由现有技术限制。
技术特征：
1.一种设备，其包括：
第一可调整延迟线，其经配置以提供对应于存储器内部的数据选通信号路径的环路延迟的延迟；
第二可调整延迟线，其包含在所述数据选通信号路径中；及
时序控制电路，其耦合到所述第一及第二可调整延迟线，并且经配置以响应于来自所述第一可调整延迟线及所述数据选通信号路径的输出来调整所述第二可调整延迟线的延迟。
2.根据权利要求1所述的设备，其中所述时序控制电路包括：
相位检测器，其经配置以接收来自所述第一可调整延迟线的第一输入及来自所述数据选通信号路径的第二输入，并产生指示所述第一及第二输入之间的相位差的输出信号；及
移位控制逻辑，其经配置以接收所述相位检测器的所述输出信号并产生调整所述第一及第二可调整延迟线的相应移位命令。
3.根据权利要求2所述的设备，其中在将数据写入所述存储器的存储器操作期间，停用所述第一可调整延迟线使其无法响应于来自所述移位控制逻辑的移位命令，并且启用所述第二可调整延迟线以响应于来自所述移位控制逻辑的移位命令。
4.根据权利要求2所述的设备，其中：
所述第一可调整延迟线包含耦合到所述数据选通信号路径的靠近数据选通垫的一端的输入；且
到所述相位检测器的所述第二输入耦合到所述数据选通信号路径的靠近数据锁存器的一端。
5.根据权利要求2所述的设备，其中：
所述第一可调整延迟线包含耦合到所述数据选通信号路径的靠近数据锁存器的一端的输入；且
到所述相位检测器的所述第二输入耦合到所述数据选通信号路径的靠近数据选通垫的一端。
6.根据权利要求1所述的设备，其中所述第一可调整延迟线经调节。
7.根据权利要求1所述的设备，其中在包含粗略锁定部分及静态锁定部分的初始化程序期间设置由所述第一可调整延迟线提供的所述延迟。
8.根据权利要求7所述的设备，其中所述初始化程序的所述粗略锁定部分包含测量所述数据选通信号路径的所述环路延迟的训练程序。
9.根据权利要求1所述的设备，其中所述第二可调整延迟线包括：
粗略延迟组件，其经配置以提供定义延迟下限的超前信号及定义延迟上限的滞后信号；及
精细延迟组件，其耦合到所述粗略延迟组件，并且经配置以提供针对在由所述粗略延迟线定义的所述上及下限内的所述第二可调整延迟线的延迟。
10.根据权利要求1所述的设备，其中所述数据选通信号路径进一步包括时钟分布树。
11.一种设备，其包括：
延迟线，其经配置以接收数据选通信号并在存储器内部提供延迟数据选通信号；
时钟分布树，其经耦合以接收来自所述延迟线的所述延迟数据选通信号，并将所述延迟数据选通分布到用于对应于所述数据选通的数据的计时的至少一个数据锁存器；及
时序控制电路，其耦合到所述延迟线，并且经配置以在将所述数据写入所述存储器时调整由所述延迟线提供的延迟量。
12.根据权利要求11所述的设备，其中所述延迟线是未调节的。
13.根据权利要求12所述的设备，其进一步包括：
调节延迟线，其耦合到所述时序控制电路，并且经配置以提供对应于包含所述未调节延迟线及所述时钟分布树的数据选通信号路径的环路延迟的延迟；且
其中所述时序控制电路经配置以响应于来自所述调节延迟线的输出来调整由所述未调节延迟线提供的所述延迟量。
14.根据权利要求13所述的设备，其中所述时序控制电路包括：
相位检测器，其经配置以接收来自所述调节延迟线的第一输入及来自所述数据选通信号路径的第二输入，并产生指示所述第一及第二输入之间的相位差的输出信号；及
移位控制逻辑，其经配置以接收所述相位检测器的所述输出信号并产生调整所述调节及未调节延迟线的相应移位命令。
15.根据权利要求14所述的设备，其中当数据被写入所述存储器时，所述移位控制逻辑在初始化程序期间而不是在存储器操作期间调整所述调节延迟线。
16.一种方法，其包括：
在相位检测器处接收第一及第二数据选通输入；
由所述相位检测器确定所述第一及第二数据选通输入之间的相位差；
基于由所述相位检测器确定的所述相位差来通过移位控制逻辑产生移位命令；以及
将所述移位命令提供到延迟线，以便于在接收到对应于数据选通的数据时，调整所述延迟线提供到所述数据选通的延迟量。
17.根据权利要求16所述的方法，其中所述延迟线是未调节延迟线，所述方法进一步包括：
通过调节延迟线产生所述第一数据选通输入；以及
通过包含所述未调节延迟线及时钟分布树的数据选通信号路径产生所述第二数据选通输入。
18.根据权利要求17所述的方法，其进一步包括：
通过包含粗略锁定部分及静态锁定部分的初始化程序来设置针对所述调节延迟线的延迟。
19.根据权利要求18所述的方法，其中所述初始化程序的所述粗略锁定部分包含测量所述数据选通信号路径的环路延迟的训练程序。
20.根据权利要求16所述的方法，其中将所述移位命令提供到所述延迟线包含将所述移位命令提供到粗略延迟线及精细相位混合器中的至少一者。
技术总结
本发明描述用于在存储器装置中创建恒定DQS‑DQ延迟的设备及方法。实例设备包含：第一可调整延迟线，其经配置以提供对应于存储器内部的数据选通信号路径的环路延迟的延迟；第二可调整延迟线，其包含在内部数据选通信号路径中；及时序控制电路，其耦合到所述第一及第二可调整延迟线，并且经配置以响应于来自所述第一可调整延迟线及所述数据选通信号路径的输出来调整所述第二可调整延迟线的延迟。
技术研发人员：马炎涛;H·T·武
受保护的技术使用者：美光科技公司
技术研发日：.04.18
技术公布日：.12.27
