相关申请的交叉引用
该美国非临时专利申请要求于7月23日在韩国知识产权局(kipo)提交的韩国专利申请no.10--0085303的优先权，其内容通过引用整体并入本文。
一些示例实施例涉及半导体存储器件和/或包括其的存储器系统。
背景技术：
存储器系统可以包括半导体存储器件和存储器控制器。与数据选通信号相比，存储器控制器可以以所需的(或可选地，预定的)延迟时间延迟和发送数据。因此，需要一种使得半导体存储器件有效地控制片上终止电阻器以终止数据和数据选通信号的技术。
技术实现要素：
本发明构思的一些示例实施例涉及提供半导体存储器件，其被配置为与数据选通信号相比，在一定(或可选地，期望的或预定的)延迟时间之后施加数据时，控制用于终止数据和数据选通信号的片上终止电阻器，以及/或者具有其的存储器系统。
应当注意，本发明构思的目的不限于上述目的，并且对于本领域技术人员，本发明构思的其他目的将从以下描述中变得显而易见。
根据本发明构思的示例实施例，半导体存储器件包括被配置为接收数据选通信号并生成输入数据选通信号的数据选通信号输入缓冲器，被配置为接收与数据选通信号相比延迟第一延迟时间的数据并生成输入数据的数据输入缓冲器，被配置为当接收到写入命令时，生成在施加数据选通信号的第一时段期间被激活的第一片上终止控制信号的延时控制信号生成器，被配置为响应于第一片上终止控制信号而改变第一可变电阻代码的第一片上终止控制电路，被配置为终止数据选通信号的数据选通信号终止电路，该数据选通信号终止电路包括第一片上终止电阻，该第一片上终止电阻被配置为响应于第一可变电阻代码改变其电阻值，被配置为对行地址信号进行解码并生成多个字线选择信号的行解码器，被配置为对列地址信号进行解码并生成多个列选择信号的列解码器，以及包括多个存储单元并被配置为将输入数据写入由多个字线选择信号和多个列选择信号所选择的存储单元的存储单元阵列。
根据本发明构思的示例实施例，半导体存储器件包括：被配置为接收数据选通信号并生成输入数据选通信号的数据选通信号输入缓冲器，被配置为接收与数据选通信号相比延迟第一延迟时间的数据并生成输入数据的数据输入缓冲器，被配置为当接收到写入命令时生成第一片上终止控制信号和第二片上终止控制信号的延时控制信号生成器，该延时控制信号生成器被配置为在施加数据选通信号的第一时段期间激活第一片上终止控制信号，该延时控制信号生成器被配置为在施加数据的第二时段期间激活第二片上终止控制信号，被配置为响应于第一片上终止控制信号来改变第一可变电阻代码的第一片上终止控制电路，被配置为响应于第二片上终止控制信号来改变第二可变电阻代码的第二片上终止控制电路，被配置为终止数据选通信号的数据选通信号终止电路，该数据选通信号终止电路包括第一片上终止电阻，该第一片上终止电阻被配置为响应于第一可变电阻代码来改变其电阻值，被配置为终止数据的数据终止电路，该数据终止电路包括第二片上终止电阻，该第二片上终止电阻被配置为响应于第二可变电阻代码来改变其电阻值，被配置为解码行地址信号并生成多个字线选择信号的行解码器，被配置为解码列地址信号并生成多个列选择信号的列解码器，以及包括多个存储单元并被配置为将输入数据写入由多个字线选择信号和多个列选择信号所选择的存储单元的存储单元阵列。
根据本发明构思的示例实施例，存储器系统包括被配置为发送第一反相芯片选择信号和第二反相芯片选择信号的存储器控制器，被配置为响应于第一反相芯片选择信号而被选择的第一存储器，以及被配置为响应于第二反相芯片选择信号而被选择的第二存储器。第一存储器和第二存储器中的每一个可包括被配置为接收从存储器控制器发送的数据选通信号并生成输入数据选通信号的数据选通信号输入缓冲器，被配置为接收与数据选通信号相比延迟第一延迟时间的数据并生成输入数据的数据输入缓冲器，被配置为当接收到写入命令生成时在施加数据选通信号的第一时段期间被激活的第一片上终止控制信号的延时控制信号生成器，被配置为响应于第一片上终止控制信号而改变第一可变电阻代码的第一片上终止控制电路，被配置为终止数据选通信号的数据选通信号终止电路，该数据选通信号终止电路包括第一片上终止电阻器，该第一片上终止电阻器被配置为响应于第一可变电阻代码来改变其电阻值，被配置为解码行地址信号并生成多个字线选择信号的行解码器，被配置为解码列地址信号并生成多个列选择信号的列解码器，以及包括多个存储单元并被配置为将输入数据写入由多个字线选择信号和列选择信号所选择的存储单元的存储单元阵列。
附图说明
通过参考附图详细描述本发明构思的一些示例实施例，本发明构思的上述和其他目的、特征和优点对于本领域普通技术人员将变得更加显而易见，其中：
图1是示出根据本发明构思的示例实施例的存储器系统的配置的框图；
图2和图3是示出根据本发明构思的示例实施例的半导体存储器件的配置的框图；
图4是根据从图1中所示的存储器控制器施加到图2和图3中所示的半导体存储器件的命令和地址的真值表；
图5是用于描述当写入命令被施加到图2和图3中所示的半导体存储器件时的片上终止操作的操作时序图；
图6是示出图2中所示的延时控制信号生成器的示例的配置的框图；
图7是示出图3中所示的第二延迟电路的示例的配置的框图；
图8是示出图7中所示的振荡周期信号和脉冲信号的时序图；
图9和图10是示出根据本发明构思的示例实施例的半导体存储器件的配置的框图；
图11是用于描述当写入命令被施加到图9和图10中所示的半导体存储器件时的片上终止操作的操作时序图；
图12是示出图9中所示的延时控制信号生成器的示例的配置的框图；以及
图13是示出根据本发明构思的示例实施例的数据终止电路和数据选通信号终止电路的配置的图。
具体实施方式
在下文中，将参考根据本发明构思的一些示例实施例的附图来描述半导体存储器件和/或具有其的存储器系统。
图1是示出根据本发明构思的示例实施例的存储器系统的配置的框图，并且存储器系统1000可以包括第一存储器100-1和第二存储器100-2，以及存储器控制器200。第一存储器100-1和第二存储器100-2中的每一个可以是半导体存储器件或包括多个半导体存储器件的存储器模块。
下面将描述图1中所示的每个块的功能。
存储器控制器200可以以时钟信号ck(通过时钟信号线ckl)将第一反相芯片选择信号csb1(通过第一反相芯片选择信号线csbl1)以及命令和地址ca(通过命令和地址线cal)发送到第一存储器100-1，并且可以以数据选通信号dqs(通过数据选通信号线dqsl)向/从第一存储器100-1输入/输出数据dq(通过输入/输出数据信号线dqsl)。存储器控制器200可以以时钟信号ck(通过时钟信号线ckl)将第二反相芯片选择信号csb2(通过第二反相芯片选择信号线csbl2)以及命令和地址ca(通过命令和地址信号线cal)发送到第二存储器100-2，并且可以以数据选通信号dqs(通过数据选通信号线dqsl)向/从第二存储器100-2输入/输出数据dq(通过输入/输出数据信号线dqsl)。在这种情况下，与数据选通信号dqs相比(例如，与数据选通信号dqs的第一锁存边沿相比)，存储器控制器200可以延迟第一期望的(或可选地，预定的)延迟时间tdqs2dq(参见图5)并发送数据dq(通过数据线dl)。存储器控制器200可以发送要在数据选通信号dqs的中心对齐的数据dq。虽然未示出，但是存储器控制器200还可以发送具有数据选通信号dqs的反相(invertedphase)的反相数据选通信号dqsb(inverteddatastrobesignal)。
当以时钟信号ck施加第一反相芯片选择信号csb1或第二反相芯片选择信号csb2以及命令和地址ca时，第一存储器100-1和第二存储器100-2中的每一个可以由第一反相芯片csb1或第二反相芯片选择信号csb2所选择，对包括在命令和地址ca中的命令信号进行解码以生成内部命令，并使用包括在命令和地址ca中的地址信号来生成内部地址或模式设置代码。此外，当以与数据选通信号dqs相比延迟第一期望的(或可选地，预定的)延迟时间tdqs2dq来施加数据dq时，第一存储器100-1和第二存储器100-2中的每一个可以响应于延迟数据选通信号锁存数据dq，延迟数据选通信号是通过内部延迟数据选通信号dqs或基于第一期望的(或可选地，预定的)延迟时间tdqs2dq而生成的。当未施加数据dq和数据选通信号dqs时，第一存储器100-1和第二存储器100-2中的每一个可以控制连接到被施加数据选通信号dqs的数据选通信号端子(未示出)的第一片上终止电阻器(未示出)和连接到被施加数据dq(未示出)的数据端子(未示出)的第二片上终止电阻器(未示出)中的每一个，以具有第一值(例如，默认值)。当内部命令是写入命令时，第一存储器100-1和第二存储器100-2中的每一个可以在通过数据选通信号端子(未示出)施加数据选通信号dqs的第一时段期间控制第一片上终止电阻器(未示出)具有第二值，并在通过数据端子施加数据dq的第二时段期间控制第二片上终止电阻器(未示出)中的每一个具有第二值(未示出)。也就是说，当生成写入命令时，第一存储器100-1和第二存储器100-2中的每一个可以控制第一片上终止电阻器(未示出)在第一时段期间具有第二值，并在考虑到第一期望的(或可选地，预定的)延迟时间tdqs2dq的第二时段期间控制第二片上终止电阻器(未示出)具有第二值。
图2和图3是示出根据本发明构思的示例实施例的半导体存储器件的配置的框图，并且半导体存储器件100可以包括数据(dq)输出缓冲器14、dq输入缓冲器16-1、数据选通信号(dqs)输入缓冲器16-2、内部时钟信号生成器18、命令和地址生成器20、模式设置寄存器22、延时控制信号生成器24、行地址生成器26、列地址生成器28、行解码器30，列解码器32、存储器单元阵列34、数据读取路径36、数据写入路径38、第一延迟电路40、dq端子(dqt)电路42-1、dqs端子(dqst)电路42-2、片上终止dq(odtdq)控制电路44-1、odtdqs控制电路44-2以及第二延迟电路46。此外，半导体存储器件100可以包括向其施加时钟信号ck的ck端子ckp、向其施加反相芯片选择信号csb的csb端子csbp、向其施加命令和地址ca的ca端子cap、通过其输入/输出数据dq的dq端子dqp、以及通过其输入/输出数据选通信号dqs的dqs端子dqsp。
下面将描述图2和图3中所示的模块中的每一个的功能。
dq输出缓冲器14可以接收从数据读取路径36输出的数据，并响应于内部时钟信号ick通过dq端子dqp输出输出数据。尽管未示出，但是还可以提供dqs输出缓冲器。dqs输出缓冲器可以响应于内部时钟信号ick来生成输出数据选通信号。输出数据选通信号可以与输出数据一起生成。
dq输入缓冲器16-1可以响应于延迟的数据选通信号锁存通过dq端子dqp输入的数据dq，并生成输入数据。
内部时钟信号生成器18可以生成与时钟信号ck同步的内部时钟信号ick。内部时钟信号生成器18可以是，例如，延迟锁定环(dll)。
命令和地址生成器20可以接收时钟信号ck(通过时钟信号端子ckb)，接收反相芯片选择信号csb(通过芯片选择信号端子ckb)以及接收命令和地址ca(通过命令和地址信号端ckb)，对包括在命令和地址ca中的命令信号进行解码，以生成模式设置命令mrs、激活命令act、写入命令wr或作为内部命令的读命令rd，并使用包括在命令和地址ca中的地址信号来生成行地址ra、列地址ca或模式设置代码opc。
模式设置寄存器22可以响应于模式设置命令mrs接收模式设置代码opc，并且根据模式设置代码opc设置写入延时wl、突发长度bl和片上终止代码odtc的值。此外，模式设置寄存器22可以响应于模式设置命令mrs接收模式设置代码opc，并且进一步根据模式设置代码opc设置写前同步码wpre(writepreamble)、写后同步码wpst(writepostamble)、片上终止开启偏移on(on-dieterminationonoffseton)和片上终止开启偏移off(on-dieterminationoffoffsetoff)。写入延时wl、突发长度bl、写前同步码wpre、写后同步码wpst、片上终止码odtc、片上终止开启偏移on和片上终止关闭偏移off的值可以是由期望的(或可选地，预定的)位数组成的数字数据，这些位数彼此不同或相同。此外，写前同步码wpre和写后同步码wpst中的每一个的值可以是零或更大的整数。
当生成写入命令wr时，延时控制信号生成器24可以生成第一片上终止控制信号odtdqs。延时控制信号生成器24可以响应于内部时钟信号ick在与对应于第一片上终止开启延时odtdqson的值的时钟周期数相对应的延迟之后，激活第一片上终止控制信号odtdqs(参见图5)，并且在与对应于第一片上终止关闭延时odtdqsoff的值的时钟周期数相对应的延迟之后，停用(deactivate)第一片上终止控制信号odtdqs(参见图5)。可以使用写入延时wl的值来生成第一片上终止开启延迟odtdqson的值。例如，第一片上终止开启延迟odtdqson的值可以是通过将通过从写入延时wl的值减去写前导信号wpre的值而获得的值与片上终止开启偏移on的值相加而获得的值，即wl-wpre+on，或者通过从写入延时wl的值减去写前同步码wpre的值而获得的值，即wl-wpre。片上终止开启偏移on的值可以具有从+1到-3的范围内的值。可以使用写入延时wl的值和突发长度bl的值来生成第一片上终止关闭延时odtdqsoff的值。例如，第一片上终止关闭延时odtdqsoff的值可以是通过将写入延时wl的值、对应于突发长度bl的值的时钟周期数(例如，在半导体存储器件100是双倍数据速率(ddr)动态随机存取存储器(dram)器件的情况下，时钟周期是bl/2)、以及写入后同步码wpst的值以及片上终止关闭偏移off的值相加而获得的值，即，wl+bl/2+wpst+off，或者通过将写入延时wl的值、对应于突发长度bl的值的时钟周期数以及写后同步码wpst的值相加而获得的值，即wl+bl/2+wpst。片上终止关闭偏移off的值可以是-1到+3范围内的值，并且可以是+1。
行地址生成器26可以接收行地址ra并生成行地址信号ra。
列地址生成器28可以接收列地址ca并生成列地址信号ca.
行解码器30可以解码行地址信号ra并从字线选择信号w1中选择一个。
列解码器32可以解码列地址信号ca并从列选择信号csl中选择一个。
存储器单元阵列34可以包括多个存储器单元，并向/从由所选择的一个字线选择信号w1和所选择的一个列选择信号csl所选择的存储器单元(未示出)写入/读取数据d。
数据读取路径36可以输入从所选择的存储器单元读取的数据d并顺序地输出数据。
数据写入路径38可以通过dq端子dqp顺序地接收输入数据，并且并行地将数据d输出到存储器单元阵列34。
第一延迟电路40可以以第二期望(或可选地，预定的)延迟时间延迟输入数据选通信号dqs并生成延迟数据选通信号dqs。
dqt电路42-1可以包括第二片上终止电阻，其电阻值响应于第二可变电阻代码rttc2而变化，并终止通过数据端子dqp施加的数据。
dqst电路42-2可以包括第一片上终止电阻，其电阻值响应于第一可变电阻编码rttc1而变化，并终止通过数据选通信号端子dqsp施加的数据选通信号。
当接收到写入命令wr时，odtdq控制电路44-1可以响应于第二片上终止控制信号odtdq，使用片上终止码odtc的值来生成第二可变电阻代码rttc2。
当接收到写入命令wr时，odtdqs控制电路44-2可以响应于第一片上终止控制信号odtdqs，使用片上终止码odtc的值来生成第一可变电阻代码rttc1。
第二延迟电路46可以通过将第一片上终止控制信号odtdqs延迟第一期望的(或可选地，预定的)延迟时间tdqs2dq来生成第二片上终止控制信号odtdq。
在以上描述中，第一期望的(或可选地，预定的)延迟时间tdqs2dq可以是直到数据选通信号dqs通过dqs输入缓冲器16-2和第一延迟电路40从数据选通信号端子dqsp到达dq输入缓冲器16-1的延迟时间。
图4是根据从图1中所示的存储器控制器200施加到图2和图3中所示的半导体存储器件100中的命令和地址的命令真值表。
参考图1至图4，为了施加激活命令activate，存储器控制器200可以在时钟信号ck的第一上升沿处以“低”电平的反相芯片选择信号csb施加“低”电平的信号ca1和ca2(包括在命令和地址ca中)。为了施加写入命令write，存储器控制器200可以在时钟信号ck的第一上升沿处以“低”电平的反相芯片选择信号csb施加“高”电平、“低”电平、“高”电平、“高”电平、“低”电平的信号ca1至ca5(包括在命令和地址ca中)。为了施加读取命令read，存储器控制器200可以在时钟信号ck的第一上升沿处以“低”电平的反相芯片选择信号csb施加“高”电平、“低”电平、“高”电平、“高”电平、“高”电平的信号ca1至ca5(包括在命令和地址ca中)。为了施加模式设置命令moderegisterset，存储器控制器200可以在时钟信号ck的第一上升沿处以“低”电平的反相芯片选择信号csb施加“高”电平、“低”电平、“高电平”、“低”电平、“低”电平的信号ca1至ca5(包括在命令和地址ca中)。
当施加激活命令activate时，存储器控制器200可以将表示为“i”的一部分信号作为行地址施加。当施加写入命令write或读命令read时，存储器控制器200可以将表示为“ii”的信号的一部分作为列地址施加。当施加模式设置命令moderegisterset时，存储器控制器200可以将表示为“iii”的信号的一部分作为模式设置代码施加。
图5是用于描述当写入命令write被施加到图2和3中所示的半导体存储器件100时的片上终止操作的操作时序图。图5是用于描述当半导体存储器件100是ddrdram器件，并且在模式设置寄存器22中设置的写入延时wl、突发长度bl、写入前同步码wpre、写入后同步码wpst、片上终止开启偏移on和片上终止关闭偏移off的值分别是p、16、2、1、-1和+1时的操作的操作时序图。
参考图1至图5，为了施加激活命令activate，存储器控制器200可以响应于时钟信号ck的第一上升沿施加命令和地址ca_1f，并且响应于时钟信号ck第二上升沿施加命令和地址ca_1s。为了在从施加激活命令activate的第四期望的(或可选地，预定的)延迟时间trcd之后施加写入命令write，存储器控制器200可以响应于时钟信号ck的第一上升沿施加命令和地址ca_2f，并且响应于时钟信号ck的第二上升沿施加命令和地址ca_2s。此外，存储器控制器200可以生成数据选通信号dqs，其从对应于通过从p(其是写入延时wl的值(写入延时wl表示从施加命令和地址ca_2s的时钟信号ck的上升沿延迟的时钟周期数))减去2(其是写前同步码wpre的值)而获得的值的时钟周期切换而来，并在从p(写入延时wl的值)延迟第一期望的(或可选地，预定的)延迟时间tdqs2dq之后生成数据dq。也就是说，存储器控制器200可以在从数据选通信号dqs的第一锁存边沿延迟第一期望的(或可选地，预定的)延迟时间tdqs2dq之后生成数据dq。
当从存储器控制器200施加写入命令write时，半导体存储器件100的命令和地址生成器20可以解码包括在命令和地址ca_2f中的命令信号，并生成写入命令wr。当接收到写入命令wr时，延时控制信号生成器24可以生成第一片上终止控制信号odtdqs。响应于时钟信号ck(内部时钟信号ick)，延时控制信号生成器24可以在对应于第一片上终止开启延时odtdqson的值的时钟周期数之后激活第一片上终止控制信号odtdqs，并在对应于第一片上终止关闭延时odtdqsoff的值的时钟周期数之后激活第一片上终止控制信号odtdqs。第一片上终止延时odtdqson的值可以是通过将-1(片上终止开启偏移on的值)与从p(写入延时wl的值)减去2(写入前导码wpre的值)而获得的值相加而获得的值。第一片上终止关闭延时odtdqsoff的值可以是通过将+1(片上终止关闭偏移off的值)，与通过将p(写入延时wl的值)、8(对应于16的时钟周期数(突发长度bl的值))和1(写后同步码wpst的值)相加而获得的值相加而获得的值。第二延迟电路46可以将第一片上终止控制信号odtdqs延迟第一期望的(或可选地，预定的)延迟时间tdqs2dq，并生成第二片上终止控制信号odtdq。在第一片上终止控制信号odtdqs的去激活期间，odtdqs控制电路44-2可以将第一可变电阻代码rttc1保持为基本值，并且将dqst电路42-2的第一片上终止电阻器(未示出)的电阻值保持为具有第一值rtt_park。此外，odtdqs控制电路44-2可以将dqst电路42-2的第一片上终止电阻器(未示出)的电阻值改变为第二值rtt_wr，因为在第一片上终止控制信号odtdqs的激活时段期间第一可变电阻代码rttc1根据片上终止代码odtc而变化。同样，在第二片上终止控制信号odtdq的去激活时段期间，odtdq控制电路44-1可以将第二可变电阻代码rttc2保持为基本值，并将dqt电路42-1的第二片上终止电阻器(未示出)的电阻值保持为第一值rtt_park。此外，odtdq控制电路44-1可以将第二片上终止电阻器(未示出)的电阻值改变为第二值rtt_wr，因为第二可变电阻代码rttc2在第二片上终止控制信号odtdq的激活时段期间根据片上终止代码odtc而变化。
图6是示出图2中所示的延时控制信号生成器24的示例配置的框图。延时控制信号生成器24可以包括odtdqs延迟计算器24-2、odtdqs脉冲生成器24-4和odtdqs延迟电路24-6。
下面将描述图6中所示的电路块中的每一个的功能。
odtdqs延迟计算器24-2可以接收写入延时wl、突发长度bl、写前同步码wpre、写后同步码wpst、片上终止开启偏移on以及片上关闭偏移off的值，并计算第一片上终止开启延时odtdqson的值，以及第一片上终止关闭延时odtdqsoff的值。此外，odtdqs延迟计算器24-2可以计算x，其是通过从第一片上终止开启延时odtdqson的值减去第一片上终止关闭延时odtdqsoff的值而获得的值。
当生成写入命令wr时(例如，在接收到写入命令wr时)，odtdqs脉冲生成器24-4可以生成第一片上终止延时脉冲信号odtdqsp。odtdqs脉冲生成器24-4可以响应于在其施加命令和地址ca_2s的时钟信号ck(例如，内部时钟信号ick)的上升沿而激活第一片上终止延时脉冲信号odtdqsp，并在对应于值x的时钟周期数之后，停用第一片上终止延时脉冲信号odtdqsp。
odtdqs延迟电路24-6可以以对应于第一片上终止开启延时odtdqson的值的时钟周期数延迟第一片上终止延时脉冲信号odtdqsp，并生成第一片上终止控制信号odtdqs。
图7是示出图3中所示的第二延迟电路46的示例配置的框图。第二延迟电路46可以包括振荡器46-2、时间测量电路46-4、代码生成器46-6和延迟电路46-8。图8是示出图7中所示的振荡周期信号oscen和脉冲信号p的时序图。
下面将描述图7中所示的块中的每一个的功能。
振荡器46-2可以生成脉冲信号p，其时段是第一期望的(或可选地，预定的)延迟时间tdqs2dq。尽管未示出，但是振荡器46-2可以被配置为以环形类型连接期望的(或替代地，预定的)数量的差分放大器。
时间测量电路46-4可以对在振荡周期信号oscen的激活时段期间生成的脉冲信号p的脉冲数进行计数，计算第一期望的(或可选地，预定的)延迟时间tdqs2dq，并输出时间信号time。
参考图8，例如，当振荡周期信号oscen的激活时段是30ns并且生成脉冲信号p的12个脉冲时，时间测量电路48-4可以输出2.5ns的时间信号time(例如，30ns/12)。从时间测量电路48-4输出的时间信号time可以是tdqs2dq±δt，其通过将第一期望的(或可选地，预定的)延迟时间tdqs2dq与根据其中数据选通信号dqs通过dqs输入缓冲器16-2和第一延迟电路40发送到dq输入缓冲器16-1的数据选通信号输入端(未示出)的路径中的过程、电压和/或温度(pvt)变化的第一期望的(或可选地，预定的)延迟时间tdqs2dq的δt的变化时间(例如，第三期望的(或可选地，预定的)延迟时间)相加而获得。振荡周期信号oscen可以从图1中所示的存储器控制器200生成。
代码生成器46-6可以从时间测量电路46-4接收时间信号time，并生成对应于时间信号time的代码code。例如，当时间信号time是2.5ns时，代码生成器48-6可以生成对应于2.5ns的n位代码code。
延迟电路46-8可以从代码生成器46-4接收代码code，响应于代码code调整延迟时间，将第一片上终止控制信号odtdqs延迟调整的延迟时间tdqs2dq±δt，并生成第二片上终止控制信号odtdq。
因此，当第一期望的(或可选地，预定的)延迟时间tdqs2dq根据pvt变化改变了第三期望的(或可选地，预定的)延迟时间δt直到数据选通信号dqs通过dqs端子dqsp、dqs输入缓冲器16-2和第一延迟电路40到达dq输入缓冲器16-1时，图7中所示的第二延迟电路46可以将第一片上终止控制信号odtdqs延迟调整的延迟时间tdqs2dq±δt，并生成第二片上终止控制信号odtdq。
图9和图10是示出根据本发明构思的示例实施例的半导体存储器件100"的配置的框图。半导体存储器件100"可以被配置为不包括图3中所示的半导体存储器件100的第二延迟电路46，并以延时控制信号生成器24"代替图2中所示的延时控制信号生成器24。
在图9和图10中所示的块中，参考图2和图3的描述将容易理解具有与图2和图3中所示的块中的每一个的相同附图标记的每个块的功能。这里，将描述替代块的功能。
类似于图2中所示的延时控制信号生成器24，当生成写入命令wr时(例如，在接收到写入命令wr时)，延时控制信号生成器24"可以生成第一片上终止控制信号odtdqs。此外，当生成写入命令wr时(例如，在接收到写入命令wr时)，延时控制信号生成器24"可以生成第二片上终止控制信号odtdq。响应于内部时钟信号ick，延时控制信号生成器24"可以在对应于第二片终止开启延迟odtdqon的值的时钟周期数之后激活第二片上终止控制信号odtdq，并且可以在对应于第二片上终止关闭延时odtdqoff的值的时钟周期数之后关闭第二片上终止控制信号odtdq。可以使用写入延时wl的值来生成第二片上终止开启延时odtdqon的值。例如，第二片上终止开启延时odtdqon的值可以是通过将片上终止开启偏移on的值与和写入延时wl的值相加而获得的值，即wl+on，或写入延时wl的值。如上所述，片上终止开启偏移on的值可以在+1到-3的范围内，并且例如，-1。可以使用写入延时wl的值和突发长度bl的值来生成第二片上终止关闭延时odtdqoff的值。例如，第二片上终止关闭延时odtdqoff的值可以是通过将写入延时wl的值、对应于突发长度bl的值的时钟周期数(当半导体存储器设备100"是ddrdram器件时，bl/2)、写后同步码wpst的值、以及片上终止关闭偏移off的值相加而获得的值，即wl+bl/2+wpst+off，或者通过将写入延时wl的值、与突发长度bl的值对应的时钟周期数(＝bl/2)和片上终止关闭偏移量off的值相加得到的值，即wl+bl/2+off。如上所述，片上终止关闭偏移off的值可以在-1到+3的范围内。
当生成写入命令wr时(例如，在接收到写入命令wr时)，odtdq控制电路44-1可以响应于从延时控制信号生成器24"输出的第二片上终止控制信号odtdq输出片上终止码odtc作为第二可变电阻代码rttc2。
图11是用于描述当写入命令被施加到图9和图10中所示的半导体存储器件100"时的片上终止操作的操作时序图。类似于图5中所示的操作时序图，激活命令activate、写入命令write、数据选通信号dqs和数据dq可以从存储器控制器200被施加到半导体存储器件100"。
此外，类似于图5，图11是用于描述当半导体存储器件100"是ddrdram器件，并且在模式设置寄存器22中设置的写入延时wl、突发长度bl、写入前导码wpre、写入后同步码wpst、片上终止开启偏移on和片上终止关闭偏移off分别是p、16、2、1、-1和+1时的操作的操作时序图。
参考图1、图9、图10和图11，类似图5，当生成写入命令wr时(例如，在接收到写入命令wr时)，半导体存储器件100"的延时控制信号生成器24"可以生成第一片上终止控制信号odtdqs。当生成写入命令wr时(例如，在接收到写入命令wr时)，延时控制信号生成器24"可以生成第二片上终止控制信号odtdq。延时控制信号生成器24"可以在对应于第二片上终止开启延时odtdqon的值的时钟周期数之后激活第二片上终止控制信号odtdq，并且可以在对应于第二片上终止关闭延时odtdqoff的值的时钟周期数之后关闭第二片上终止控制信号odtdq。延迟odtdqon上的第二片上终止的值可以是通过将p(写入延时wl的值)和-1(片上终止开启偏移on的值)相加而获得的值。第一片上终止关闭延时odtdqoff的值可以是通过将p(写入延时wl的值)、8(对应于突发长度bl的值的时钟周期数，例如，16)、1(写后同步码wpst的值)和+1(片上终止关闭偏离off的值)相加而获得的值。
图12是示出图9中所示的延时控制信号生成器24"的示例的配置的框图。延时控制信号生成器24"可以包括odtdqs和odtdq延时计算器24-1"、odtdqs脉冲生成器24-2"、odtdq脉冲生成器24-4"、odtdqs延迟电路24-6"以及odtdq延迟电路24-8"。
下面将描述图12中所示的每个块的功能。
odtdqs脉冲生成器24-2"和odtdqs延迟电路24-6"中的每一个可以执行与图6中所示的odtdqs脉冲生成器24-4和odtdqs延迟电路24-6中的每一个相同的功能。
类似于图6中所示的odtdqs延时计算器24-2，odtdqs和odtdq延时计算器24-1"可以计算第一片上终止开启延时odtdqson的值、第一片上终止关闭延时odtdqsoff的值、以及通过从第一片上终止开启延时odtdqson的值减去第一片上终止关闭延时odtdqsoff的值而获得的值x。此外，odtdqs和odtdq延时计算器24-1"可以接收写入延时wl、突发长度bl、写前同步码wpre、写后同步码wpst，片上终止开启偏移on和片上终止关闭偏移off的值，并计算第二片上开启延时odtdqon的值和第二片上终止关闭延时odtdqoff的值。此外，odtdqs和odtdq延时计算器24-1"可以计算通过在从第二片上终止开启延时odtdqon的值减去第二片上终止关闭延时odtdqoff而获得的值y。
当生成写入命令wr时(例如，在接收到写入命令wr时)，odtdq脉冲生成器24-4"可以生成第二片上终止延时脉冲信号odtdqp。odtdq脉冲生成器24-4"可以响应于施加命令和地址ca_2s的时钟信号ck(例如，内部时钟信号ick)的上升沿激活第二片上终止延时脉冲信号odtdqp，并且可以在对应于值y的时钟周期数之后停用第二片上终止延时脉冲信号odtdqp。
odtdq延迟电路24-8"可以将第二片上终止延时脉冲信号odtdqp延迟对应于第二片上终止开启延时odtdqon的值的时钟周期数，并且生成第二片上终止控制信号odtdq。
图13是示出根据本发明构思的示例实施例的dqt电路42-1和dqst电路42-2的配置的图。dqt电路42-1和dqst电路42-2中的每一个可以包括包括电阻器rzq的片上终止电阻器rtt，以及开关sw1至sw3。图13中所示的dqt电路42-1和dqst电路42-2中的每一个示出了其中第一片上终止电阻器或第二片上终止电阻器rtt的值根据3位可变电阻代码rttc(例如，rttc1或rttc2)改变的示例。
参考图13，电阻器rzq可以连接或可以不连接到节点n，因为开关sw1至sw3响应于第一可变电阻代码rttc1或第二可变电阻代码rttc2而导通或关断。例如，当第一可变电阻代码rttc1或第二可变电阻代码rttc2的所有3位都是“高”电平时，所有开关sw1至sw3可以导通，并且连接到节点n的第一或第二片上终止电阻器rtt的值可以是rzq/3。当第一可变电阻代码rttc1或第二可变电阻代码rttc2的一位为“高”电平时，开关sw1至sw3中的一个可以导通，并且连接到节点n的第一或第二片上终止电阻器rtt的值可以是rzq。
如上所述，根据本发明构思的一些示例实施例的半导体存储器件可以在施加数据选通信号的第一时段期间以及在施加数据的第二时段期间通过改变第一片上终止电阻器和第二片上终止电阻器的电阻来控制第一片上终止电阻器和第二片上终止电阻器以具有第二值。
根据本发明构思的一些示例实施例，半导体存储器件和/或具有其的存储器系统可以更有效地执行片上终止操作。
尽管已经参考附图描述了本发明构思的一些示例实施例，但是本领域技术人员应该理解，在不脱离本发明构思的范围且不改变基本特征情况下，可以进行各种修改。因此，上述示例实施例应仅被认为是描述性的，而不是为了限制的目的。
技术特征：
1.一种半导体存储器件，包括：
数据选通信号输入缓冲器，被配置为接收数据选通信号并生成输入数据选通信号；
数据输入缓冲器，被配置为接收与所述数据选通信号相比延迟了第一延迟时间的数据并生成输入数据；
延时控制信号生成器，被配置为当接收到写入命令时生成在施加所述数据选通信号的第一时段期间被激活的第一片上终止控制信号；
第一片上终止控制电路，被配置为响应于所述第一片上终止控制信号而改变第一可变电阻代码；
数据选通信号终止电路，被配置为终止所述数据选通信号，所述数据选通信号终止电路包括第一片上终止电阻，所述第一片上终止电阻被配置为响应于所述第一可变电阻代码改变其电阻值；
行解码器，被配置为解码行地址信号并生成多个字线选择信号；
列解码器，被配置为解码列地址信号并生成多个列选择信号；以及
存储单元阵列，包括多个存储单元并被配置为将所述输入数据写入由所述多个字线选择信号和所述多个列选择信号所选择的存储单元。
2.如权利要求1所述的半导体存储器件，还包括：
第一延迟电路，被配置为将所述输入数据选通信号延迟第二延迟时间并生成延迟的数据选通信号，
其中，所述数据输入缓冲器被配置为响应于所述延迟的数据选通信号锁存和延迟所述数据并生成所述输入数据，以及
所述第一延迟时间是在数据选通信号端子处接收所述数据选通信号的第一时间点与通过所述数据选通信号输入缓冲器和所述第一延迟电路将所述数据选通信号施加到所述数据输入缓冲器的第二时间点之间的时间。
3.如权利要求2所述的半导体存储器件，还包括：
模式设置寄存器，被配置为响应于模式设置命令来设置片上终止代码、写入延时和突发长度，
其中，当接收到所述写入命令时，所述延时控制信号生成器被配置为生成所述第一片上终止控制信号，在对应于第一片上终止开启延时的值的时钟周期数之后激活所述第一片上终止控制信号，并在对应于第一片上终止关闭延时的值的时钟周期数之后停用所述第一片上终止控制信号，其中，所述第一片上终止开启延时的值是使用所述写入延时的值生成的，并且所述第一片上终止关闭延时的值是使用所述写入延时的值和所述突发长度的值生成的，以及
所述第一片上终止控制电路被配置为响应于所述第一片上终止控制信号使用所述片上终止代码来生成所述第一可变电阻代码。
4.如权利要求3所述的半导体存储器件，其中，所述延时控制信号生成器包括：
第一片上终止延时计算器，被配置为计算所述第一片上终止延时的值、所述第一片上终止关闭延时的值以及所述第一时段，所述第一时段通过从所述第一片上终止关闭延时的值减去所述第一片上终止延时的值而获得；
第一片上终止延时脉冲生成器，被配置为当接收到所述写入命令时生成第一片上终止延时脉冲信号，所述第一片上终止延时脉冲生成器还被配置为在所述第一时段期间激活所述第一片上终止延时脉冲信号；以及
第一片上终止延时电路，被配置为将所述第一片上终止延时脉冲信号延迟对应于所述第一片上终止开启延时的值的时钟周期数，并生成所述第一片上终止控制信号。
5.如权利要求4所述的半导体存储器件，还包括：
第二延迟电路，被配置为将所述第一片上终止控制信号延迟所述第一延迟时间，并生成第二片上终止控制信号；
第二片上终止控制电路，被配置为响应于所述第二片上终止控制信号而改变第二可变电阻代码；以及
数据终止电路，被配置为终止数据，所述数据终止电路包括第二片上终止电阻器，所述第二片上终止电阻器被配置为响应于所述第二可变电阻代码而改变其电阻值。
6.如权利要求5所述的半导体存储器件，其中，所述第二延迟电路包括：
振荡器，被配置为生成脉冲信号，所述脉冲信号的周期为所述第一延迟时间；
时间测量电路，被配置为对在振荡周期信号的激活时段期间生成的所述脉冲信号的脉冲数进行计数、计算所述第一延迟时间、以及生成时间信号；
代码生成器，被配置为生成对应于所述时间信号的代码；以及
延迟电路，被配置为响应于所述代码调整所述第一延迟时间、将所述第一片上终止控制信号延迟所调整的第一延迟时间、以及生成所述第二片上终止控制信号。
7.如权利要求5所述的半导体存储器件，其中，所述数据终止电路和所述数据选通信号终止电路中的每一个包括：
多个电阻器，每个连接在电压和多个第一节点中的每一个之间；以及
多个开关，被配置为响应于所述第一可变电阻代码或所述第二可变电阻代码而导通/关断，所述多个开关中的每一个连接(i)在所述多个第一节点中的每一个与在所述数据终止电路中被施加所述数据的数据端子之间，以及(ii)在所述多个第一节点中的每一个与在所述数据选通信号终止电路中被施加所述数据选通信号的数据选通信号端子之间。
8.一种半导体存储器件，包括：
数据选通信号输入缓冲器，被配置为接收数据选通信号并生成输入数据选通信号；
数据输入缓冲器，被配置为接收与所述数据选通信号相比延迟了第一延迟时间的数据并生成输入数据；
延时控制信号生成器，被配置为当接收到写入命令时生成第一片上终止控制信号和第二片上终止控制信号，所述延时控制信号生成器被配置为在其中施加所述数据选通信号的第一时段期间激活所述第一片上终止控制信号，所述延时控制信号生成器被配置为在施加所述数据的第二时段期间激活所述第二片上终止控制信号；
第一片上终止控制电路，被配置为响应于所述第一片上终止控制信号而改变第一可变电阻代码；
第二片上终止控制电路，被配置为响应于所述第二片上终止控制信号而改变第二可变电阻代码；
数据选通信号终止电路，被配置为终止所述数据选通信号，所述数据选通信号终止电路包括第一片上终止电阻，所述第一片上终止电阻被配置为响应于所述第一可变电阻代码改变其电阻值；
数据终止电路，被配置为终止数据，所述数据终止电路包括第二片上终止电阻器，所述第二片上终止电阻器被配置为响应于所述第二可变电阻代码而改变其电阻值；
行解码器，被配置为解码行地址信号并生成多个字线选择信号；
列解码器，被配置为解码列地址信号并生成多个列选择信号；以及
存储单元阵列，包括多个存储单元并被配置为将所述输入数据写入由所述多个字线选择信号和所述多个列选择信号所选择的存储单元。
9.如权利要求8所述的半导体存储器件，还包括：
第一延迟电路，被配置为将所述输入数据选通信号延迟第二延迟时间并生成延迟的数据选通信号，
其中，所述数据输入缓冲器被配置为响应于所述延迟的数据选通信号锁存和延迟所述数据并生成所述输入数据，以及
所述第一延迟时间是在数据选通信号端子处接收所述数据选通信号的第一时间点与通过所述数据选通信号输入缓冲器和所述第一延迟电路将所述数据选通信号施加到所述数据输入缓冲器的第二时间点之间的时间。
10.如权利要求9所述的半导体存储器件，还包括：
模式设置寄存器，被配置为响应于模式设置命令设置片上终止代码、片上终止关闭偏移、写入延时和突发长度，
其中，当接收到所述写入命令时，
所述延时控制信号生成器被配置为生成所述第一片上终止控制信号，在对应于第一片上终止开启延时的值的时钟周期数之后激活所述第一片上终止控制信号，并在对应于第一片上终止关闭延时的值的时钟周期数之后停用所述第一片上终止控制信号，其中，所述第一片上终止开启延时的值是使用所述写入延时的值生成的，所述第一片上终止关闭延时的值是使用所述写入延时的值和所述突发长度的值生成的，以及
所述延时控制信号生成器还被配置为生成所述第二片上终止控制信号，在对应于第二片上终止开启延时的值的时钟周期数之后激活所述第二片上终止控制信号，并在对应于所述第二片上终止关闭延时的值的时钟周期数之后停用所述第二片上终止控制信号，其中，所述第二片上终止开启延时的值是使用所述写入延时的值生成的，所述第二片上终止关闭延时的值是使用所述写入延时的值、所述突发长度的值和所述片上终止关闭偏移的值来生成的，
所述第一片上终止控制电路，被配置为响应于所述第一片上终止控制信号使用所述片上终止代码来生成所述第一可变电阻代码，以及
所述第二片上终止控制电路，被配置为响应于所述第二片上终止控制信号使用所述片上终止代码来生成所述第二可变电阻代码。
11.如权利要求10所述的半导体存储器件，其中，所述延时控制信号生成器包括：
第一和第二片上终止延时计算器，被配置为计算所述第一片上终止开启延时的值、所述第一片上终止关闭延时的值、所述第二片上终止开启延时的值、所述第二片上终止关闭延时的值、所述第一时段以及所述第二时段，所述第一时段通过从所述第一片上终止关闭延时的值减去所述第一片上终止开启延时的值而获得，所述第二时段通过从所述第二片上终止关闭延时的值减去所述第二片上终止开启延时的值而获得；
第一片上终止延时脉冲生成器，被配置为当接收到所述写入命令时生成第一片上终止延时脉冲信号，所述第一片上终止延时脉冲生成器还被配置为在所述第一时段期间激活所述第一片上终止延时脉冲信号；
第二片上终止延时脉冲生成器，被配置为当接收到所述写入命令时生成第二片上终止延时脉冲信号，所述第二片上终止延时脉冲生成器还被配置为在所述第二时段期间激活所述第二片上终止延时脉冲信号；
第一片上终止延时电路，被配置为将所述第一片上终止延时脉冲信号延迟对应于所述第一片上终止开启延时的值的时钟周期数，并生成所述第一片上终止控制信号；以及
第二片上终止延时电路，被配置为将所述第二片上终止延时脉冲信号延迟对应于所述第二片上终止开启延时的值的时钟周期数，并生成所述第二片上终止控制信号。
12.如权利要求8所述的半导体存储器件，其中，所述数据终止电路和数据选通信号终止电路中的每一个包括：
多个电阻器，每个连接在电压和多个第一节点中的每一个之间；以及
多个开关，被配置为响应于所述第一可变电阻代码或所述第二可变电阻代码而导通/关断，所述多个开关中的每一个连接(i)在所述多个第一节点中的每一个与在所述数据终止电路中被施加所述数据的数据端子之间，以及(ii)在所述多个第一节点中的每一个与在所述数据选通信号终止电路中被施加所述数据选通信号的数据选通信号端子之间。
13.一种存储器系统，包括：
存储器控制器，被配置为发送第一反相芯片选择信号和第二反相芯片选择信号；
第一存储器，被配置为响应于所述第一反相芯片选择信号而被选择；以及
第二存储器，被配置为响应于所述第二反相芯片选择信号而被选择，所述第一存储器和所述第二存储器中的每一个包括：
数据选通信号输入缓冲器，被配置为接收从所述存储器控制器发送的数据选通信号，并生成输入数据选通信号，
数据输入缓冲器，被配置为接收与所述数据选通信号相比延迟了第一延迟时间的数据，并生成输入数据，
延时控制信号生成器，被配置为响应于接收到写入命令而生成在施加所述数据选通信号的第一时段期间被激活的第一片上终止控制信号，
第一片上终止控制电路，被配置为响应于所述第一片上终止控制信号而改变第一可变电阻代码，
数据选通信号终止电路，被配置为终止所述数据选通信号，所述数据选通信号终止电路包括第一片上终止电阻，所述第一片上终止电阻被配置为响应于所述第一可变电阻代码改变其电阻值，
行解码器，被配置为解码行地址信号并生成多个字线选择信号，
列解码器，被配置为解码列地址信号并生成多个列选择信号，以及
存储单元阵列，包括多个存储单元，并被配置为将所述输入数据写入由所述多个字线选择信号和所述列选择信号所选择的存储单元。
14.如权利要求13所述的存储器系统，其中，所述第一存储器和所述第二存储器中的每一个还包括：
第一延迟电路，被配置为将所述输入数据选通信号延迟第二延迟时间，并生成延迟的数据选通信号；
其中，所述数据输入缓冲器被配置为响应于所述延迟的数据选通信号锁存和延迟所述数据并生成所述输入数据；以及
所述第一延迟时间是在数据选通信号端子处接收所述数据选通信号的第一时间点与通过所述数据选通信号输入缓冲器和所述第一延迟电路将所述数据选通信号施加到所述数据输入缓冲器的第二时间点之间的时间。
15.如权利要求14所述的存储器系统，其中所述第一存储器和所述第二存储器中的每一个还包括：
模式设置寄存器，被配置为响应于模式设置命令设置片上终止代码、写入延时和突发长度，
其中，当接收到所述写入命令时，所述延时控制信号生成器被配置为生成所述第一片上终止控制信号，在对应于第一片上终止开启延时的值的时钟周期数之后激活所述第一片上终止控制信号，并在对应于所述第一片上终止关闭延时的值的时钟周期数之后停用所述第一片上终止控制信号，其中，所述第一片上终止开启延时的值是使用所述写入延时的值生成的，所述第一片上终止关闭延时的值是使用所述写入延时的值和所述突发长度的值生成的，以及
所述第一片上终止控制电路，被配置为响应于所述第一片上终止控制信号使用所述片上终止代码来生成所述第一可变电阻代码。
16.如权利要求15所述的存储器系统，其中，所述第一存储器和所述第二存储器中的每一个还包括：
第二延迟电路，被配置为将所述第一片上终止控制信号延迟所述第一延迟时间，并生成第二片上终止控制信号；
第二片上终止控制电路，被配置为响应于所述第二片上终止控制信号而改变第二可变电阻代码；以及
数据终止电路，被配置为终止所述数据，所述数据终止电路包括第二片上终止电阻器，所述第二片上终止电阻器被配置为响应于所述第二可变电阻代码而改变其电阻值。
17.如权利要求16所述的存储器系统，其中，所述第二延迟电路包括：
振荡器，被配置为生成脉冲信号，所述脉冲信号的周期为第一延迟时间；
时间测量电路，被配置为对在振荡周期信号的激活时段期间生成的所述脉冲信号的脉冲数计数、计算所述第一延迟时间、以及生成时间信号；
代码生成器，被配置为生成对应于所述时间信号的代码；以及
延迟电路，被配置为响应于所述代码调整所述第一延迟时间、将所述第一片上终止控制信号延迟所调整的第一延迟时间、以及生成所述第二片上终止控制信号。
18.如权利要求16所述的存储器系统，其中，所述延时控制信号生成器还被配置为生成所述第二片上终止控制信号，并在施加所述数据的第二时段期间激活所述第二片上终止控制信号。
19.如权利要求18所述的存储器系统，其中，
所述模式设置寄存器还被配置为响应于所述模式设置命令设置片上终止关闭偏移，
其中，当接收到所述写入命令时，
所述延时控制信号生成器还被配置为生成所述第二片上终止控制信号，在对应于第二片上终止开启延时的值的时钟周期数之后激活所述第二片上终止控制信号，并在对应于所述第二片上终止关闭延时的值的时钟周期数之后停用所述第二片上终止控制信号，其中，所述第二片上终止开启延时的值是使用写入延时的值生成的，所述第二片上终止关闭延时的值是使用所述写入延时的值、所述突发长度的值和所述片上终止关闭偏移的值生成的，
所述第一片上终止控制电路，被配置为响应于所述第一片上终止控制信号使用所述片上终止代码来生成所述第一可变电阻代码，以及
所述第二片上终止控制电路，被配置为响应于所述第二片上终止控制信号使用所述片上终止代码来生成所述第二可变电阻代码。
20.如权利要求19所述的存储器系统，其中，所述延时控制信号生成器包括：
第一和第二片上终止延时计算器，被配置为计算所述第一片上终止开启延时的值、所述第一片上终止关闭延时的值、所述第二片上终止延时的值、所述第二片上终止关闭延时的值、所述第一时段以及所述第二时段，所述第一时段通过从所述第一片上终止关闭延时的值减去所述第一片上终止开启延时的值而获得，所述第二时段通过从所述第二片上终止关闭延时的值减去所述第二片上终止开启延时的值而获得；
第一片上终止延时脉冲生成器，被配置为当接收到所述写入命令时生成第一片上终止延时脉冲信号，所述第一片上终止延时脉冲生成器被配置为在所述第一时段期间激活所述第一片上终止延时脉冲信号，
第二片上终止延时脉冲生成器，被配置为当接收到所述写入命令时生成第二片上终止延时脉冲信号，所述第二片上终止延时脉冲生成器被配置为在所述第二时段期间激活所述第二片上终止延时脉冲信号；
第一片上终止延时电路，被配置为将所述第一片上终止延时脉冲信号延迟对应于所述第一片上终止开启延时的值的时钟周期数，并生成所述第一片上终止控制信号；以及
第二片上终止延时电路，被配置为将所述第二片上终止延时脉冲信号延迟对应于所述第二片上终止开启延时的值的时钟周期数，并生成所述第二片上终止控制信号。
技术总结
本发明提供了一种半导体存储器件，包括被配置为接收数据选通信号并生成输入数据选通信号的数据选通信号输入缓冲器，被配置为接收与所述数据选通信号相比延迟了第一延迟时间的数据并生成输入数据的数据输入缓冲器，被配置为当接收到写入命令时在施加所述数据选通信号的第一时段期间生成并激活第一片上终止控制信号的延时控制信号生成器，被配置为响应于所述第一片上终止控制信号来改变第一可变电阻代码的第一片上终止控制电路，以及被配置为终止所述数据选通信号，并包括响应于所述第一可变电阻代码而改变其电阻值的第一片上终止电阻器的数据选通信号终止电路。
技术研发人员：田周鄠;崔训对
受保护的技术使用者：三星电子株式会社
技术研发日：.03.26
技术公布日：.02.04
